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실험 결과 첨부.(실험 1)
100Hz
500Hz
1kHz
5kHz
10.192kHz (차단주파수)
20kHz
50kHz
100kHz
500kHz
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(차단주파수)
-----실험 결과 첨부.(실험 2)
상승시간
하강시간
시정
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정상이었다. 반면 우리의 실험결과는 A펄스HIGH+A반전펄스LOW=펄스HIGH(1)출력이 나타나 부울대수 기본법칙과 다른 결과값이 나타났다.
즉 우리의 실험을 잘못 부울법칙과 드모르간의정리
실험결과
결과및결론
고찰
평가 및 연습문제
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실험한 적이 있는데 BUFFER는 일반적으로 신호의 증폭이나 BOUNCE 현상을 제거하기 위해 쓰인다. 따라서 위 회로에 쓰인 CMOS BUFFER또한 같은 이유이다. CMOS는 TTL에 비해 동적 안전성이 부족하다. 이 점을 보완하기 위한 것이다. 1. 실험 결과정리
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결과적으로 만족할 만한 실습이 되었다고 생각한다.
(4) 무엇을 느꼈는가? 이 설계실습을 통하여 무엇을 배웠는가?
이번 설계실습을 통해 기초논리회로 시간에 배웠던 래치와 플립플롭의 동작을 직접 확인해 볼 수 있었다. 래치의 경우 클록
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n gage)가 있다.
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실험기기 및 부품 ☆
① 미지의 색저항, 미지의 콘덴서
② 전원공급장치
③ 저항상자
④ 저항
⑤ 가변저항
⑥ 직류전류계
⑦ 직류전압계
⑧ 테스터, 스위치, 검류계
☆ 실험과정 ☆
6-1 테브난, 노턴 정리
가. 그림 2-6의 회로
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실험단계 ⑪과 실험단계 ⑬의 비교결과를 이용하여 중첩의 정리 성립 여부를 표 1에 기재.
5. 실험 결과
실험단계
구분
측정값
계산값
이론값과 측정값의 일치여부
원회로
중첩의 정리 이용
②, ⑩, ⑪
V1
4.40[V]
4.47[V]
거의 일치
V2
7.67[V]
7.59[V]
V3
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결과를 얻어내었다. 만족할만한 실험이 되었다.
(4) 무엇을 느꼈는가? 또 이 설계실습을 통하여 무엇을 배웠는가?
1학년 기초논리회로에서 다루었던 기본적인 디지털 논리 소자들을 사용하여 회로를 설계하고, 그 동작을 확인해 보았다. 딜레
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결과 및 분석
1) 실험34 : 4단자 회로망
1) 전류치
실험 회로도
시뮬레이션 결과
분석 : 우선 I1이 0.5mA다 될 때의 V1의 값을 찾기 위하여 DC sweep을 통하여 0-5V까지 범위를 가해주어 측정을 하였다. 그래프에서 확인한 값은 2.51V였다.
실험회로도
시
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회로 실험에서 각각의 저항에 전압이 일정한 비율로 나누어지는 회로이다.
직렬회로의 전체 저항은 각 저항을 모두 합한 것인데 이번실험에서도 마찬가지로 Rac=Rab+Rbc이다. 저항이 누누어져 전압이 분할되어 있더라도 각각에 걸리는 전압을
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clock를 B에 1을 넣었을 때 출력은 clock 의 반전이 나온다는 것을 보여주고 있다. 이 결과 값은 EX-OR 게이트와 똑같은 결과 값이다. 1. Exclusive OR 회로
2. De-Morgan의 정리
3. NAND gate를 이용한 기본논리회로
4. NOR gate를 이용한 기본논리회로
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