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정리 및 노튼의 정리
등가임피던스
(실험)
(이론)
오차
245.94Ω
2.66V
4.31mA
5.15mA
16.31%
329.03Ω
2.41V
2.43mA
2.71mA
10.33%
400.36Ω
2.43V
4.02mA
4.85mA
17.11%
349.43Ω
0.98V
394.72uA
722uA
45.32%
결과 및 토의
이번 실험으로 회로망 해석시 자주 쓰이는 중첩의 정리, 테
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3) 테브닌 등가회로
① 등가 회로로 고치려고 하는 회로를 본래의 회로망으로부터 떼어 낸다.
② 개방 회로 전압 를 구한다.
③ 회로에 존재하는 모든 독립 전원들을 제거한 다음, 단자에서 회로 쪽으로 들여다본 저항, 즉 를 구한다.
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clock를 B에 1을 넣었을 때 출력은 clock 의 반전이 나온다는 것을 보여주고 있다. 이 결과 값은 EX-OR 게이트와 똑같은 결과 값이다. 1. Exclusive OR 회로
2. De-Morgan의 정리
3. NAND gate를 이용한 기본논리회로
4. NOR gate를 이용한 기본논리회로
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회로
1. NAND 게이트와 NOR 게이트
2. 범용 게이트로서의 NAND/NOR 게이트
3. TTL NAND 게이트와 NOR 게이트
4. 2단계 논리회로의 NAND/NOR 게이트 구현
Ⅷ. 논리회로와 조합논리회로
1. BINARY LOGIC AND GATES
1) Binary Logic
2) Logic Gates
2. BOOLEAN ALGEBRA
1) Basic
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부울대수 기본법칙 6번에 따라) 나타나야 정상이었다. 반면 우리의 실험결과는 A펄스HIGH+A반전펄스LOW=펄스HIGH(1)출력이 나타나 부울대수 기본법칙과 다른 결과값이 나타났다.
즉 우리의 실험을 잘못 부울법칙과 드모르간의정리
실험결과
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지고 있 으며 전달지연시간은 평균 12nsec, 패키지당 소비전류는 평균 19mA이다.
4. 실험과정 및 결과예측
(1) 부울 대수의 정리
- 그림2-1(a)와 (a)의 두 회로를 결선하고 A, B의 입력변화에 따라 출력 X, Y를 측정하라.
(a)
(a)
그림2-1 부울 대수의 정리
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실험해본 결과 쿼터스 시뮬레이션과 유사하게 나왔다.
8.Conclusion
모든 부울대수의 정리와 공리를 실험해 본 것은 아니었지만 몇 가지 정리와 공리를 직접 회로 설계와 시뮬레이션을 통해서 알아본 결과가 일치했기 때문에 나머지 공리와 정
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정리하면
X=1·A
⇒
X=0+A
⇒ X=0+A=A 으로 표현되고, 이는 부울대수
기본법칙 1. A+0=A를 나타낸다.
즉, 그림 7-1과 7-7의 회로는 등가이다. 실험 주제
실험에 사용된 부품
실험 회로도
데이터 및 관찰내용
결과 및
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회로를 설계한다면 훨씬 간단하고 비용도 절감된다는 사실을 알게 되었다. 위의 부울식을 간략화하면 B 자체의 입력값이다. 실제 실험에서도 출력값 F가 항상 B의 입력값과 일치하였다. 1. 실험 목표
2. 실험 준비물
3. 실험 결과
4. 고
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실험에서는 그렇게 할 필요도 없었다.
결과 및 토론
이번 실험은 부울대수의 규칙에 대해 알아보는 실험이다. A+AB=A 와 A+AB=A+B의 회로를 설계하고 3-입력 변수의 진리표를 작성한 후 드모르간의 정리를 사용해서 같은 회로인가를 알아보는 실
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