|
플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변
|
|
|
6. 논의 사항
1) Booth 알고리듬과 일반 shift and add 알고리듬의 차이점을 논하시오.
일반 shift and add algorithm은 곱셈을 수행하는데 있어서 시프트-더하기 곱셈 알고리즘이 항상 제대로 동작하지 않는다. 특히 하나 또는 두 개의 오퍼랜드가 음수
|
|
|
el_read <= ~DUT_sel_read;
end
end
sram_mosaic Sram_write(
.addr(addr_write),
.clk(clk),
.din(D_out),
.dout(),
.we(we_write)
);
sram_mosaic Sram_read(
.addr(addr_read),
.clk(clk),
.din(),
.dout(D_in),
.we(we_read)
);
endmodule
Test Bench
module TB_SramReadTest();
parameter
addr_width = 18,
|
|
|
고장 >외부(타이머, 콘솔) >
* I/O(입출력) >프로그램 체크 >SVC
- 인터럽트 사용 시 가장 큰 장점은 우선순위 변경이 쉽다는 것이다.
(4) 우선순위 결정 방식
- 폴링(Polling)
- 데이지 체인(Daisy Chain)
- 벡터 인터럽트(Vector Interrupt)
|
|
|
와 K는 SR 플리플롭의 S와 R에 해당
J = K = 1일 때 Q\'(t)를 출력
4) D 플리플롭
한 개의 입력을 가짐
D = 0이면 출력은 0, D = 1이면 출력은 1로 변화
단일 비트 저장용으로 유용함
5) T플리플롭
JK 플리플롭의 JK를 하나로 묶어서 T로 표시
T=0 이면
|
|
|
EXPERIMENT 1 Basic Gates
1. 실험 목적
⑴ AND, OR, NOT, NAND, NOR, XOR 게이트를 이용하여 각각의 입력 값을 넣었을 때, 출력되는 값이 어떻게 달라지는지 실습한다.
⑵ AND, OR, NOT 게이트를 서로 범용하여 연결하면 어떤 결과가 얻어지는지 실험을 통하여
|
|
|
논리설계의 기초
6장 연습문제 풀이 해설 논리설계의 기초
발간:학술정보
원저: charles H.Roth,Jr.
공역: 이근영 강진구 김종태 남재열 우홍체 이성창 최호용 홍승홍
|
|
|
전압을 증명한다.
DISCUSSION
·TTL은 5Vdc와 공급 전압으로 ground를 사용한다.
·CMOS 공급 전압은 5, 10, 15Vdc이다.
·CMOS 입력, 출력 level은 공급 전압사이이다. (VDD와 VSS)
·VIL과 VIH 사이 전압에서 gate output은 state로 변한다.
·TTL level은 VIL = 0.8Vdc와 VIH = 2.0
|
|
|
OR gate의 연산 결정
DISCUSSION
OR gate의 출력은 어떤 입력이 high일 때 high이다.
NOR gate의 출력은 어떤 입력이 high일 때 low이다.
high input은 OR 또는 NOR gate에서 불가능할 것이다.
low input은 OR 또는 NOR gate에서 가능할 것이다.
OR/NOR gate 출력은 서로 보완
|
|
|
출력은 25KHz이다.
. JK flip-flop에서 J와 K input은 항상 보수이다.
. D-type flip-flop으로서 JK flip-flop을 형성하기 위해 J input은 반대로 되고 K input에 연결된다.
. JK flip-flop이 D-type flip-flop으로 형성될 때 Q output은 J input의 logic state와 같다. Q-not output은 J의
|
|
메뉴펼치기
