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설계과정에서 VHDL에 대한 이해부족으로 많은 어려움이 있었지만, 설계를 진행하가면서 VHDL에 대한 이해와 논리회로 설계에 대해 많은 것을 공부하고 배울 수 있었다. 앞으로 VHDL을 사용하여 회로를 이해하고 구성하는데 오늘의 프로젝트가 많
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설계되었다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006.
- ABEL로 배우는 논리회로 설계, 차영배 저, 다다미디어, 2003. < 목 적 >
< 설 계 내 용 >
< 문제 이해 / module동작원리 및 설계코드 설명 >
< 시뮬레이션 결과 >
<
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논리회로를 그릴 수 있다.
그러나 TTL 칩에는 3 input OR 게이트를 가지는 칩이 없으므로 Fig. 13-1은 실제적인 설계라고 보기가 어렵다. 드모르강의 제 1 법칙에 따라서, Fig. 13-1의 OR-AND 회로를 Fig. 13-2와 같은 등가의 NOR-NOR 회로로 대체할 수 있다.
Fin
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회로
b) 실제 회로 구성
c) 회로에 전압 인가
d) 시뮬레이션 결과
e) 실제 실험 결과
-10V~+10V의 펄스 파를 회로에 입력(CH1)하였더니 CH2와 같은 출력 결과가 나왔다. 최소값은 -10V 그대로인데, 최대값은 5.8V가 나
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실험설계 방법을 이용하거나 여의치 않은 경우에는 약점을 보완할 수 있는 여러 가지 방법을 모색하여야 한다.
Ⅳ. 결론
이제까지 준실험설계의 기본논리와 장단점에 대하여 알아보았다.
위의 내용을 요약하여 보면 실험연구는 실험을 받는
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실험이 불가능 한 경우가 있다.
④정밀도가 낮다. Ⅰ.준실험설계의 기본논리
1.준 실험적 방법의 의의와 기본논리
1)준 실험적 방법 의의
2)준 실험적 방법 기본논리
2.준 실험적 방법에 의한 평가 설계
1)관찰시점을 추가하는 준 실험적
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진실험설계의 기본논리와 장·단점을 설명하시오.
1.진실험설계의 기본논리
1)실험적 방법의 의의
2)진실험설계의 의의
3)고전적 실험설계
4)솔로몬4집단설계
(1)의의
(2)장점
(3)단점
5)사후측정만을 위한 통제집단설계
(1)의의
(
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실험이 훨씬 유리하다.
참고자료
김명수, 공공정책평가론, 박영사, 2003
노화준. 정정길. 김지원, 정책평가론, 한국방송통신대학교출판부, 2000.
이종수. 윤영진, 새 행정학, 2007 1. 준실험설계의 기본논리
2. 준실험설계의 장점 : 진실험에
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설계(factorial design)
1) 2요인 설계
2) Solomon 4집단 설계
3. 준실험설계(quasi-experimental design)
4. 진실험의 기본논리와 장점
5. 진실험의 약점과 그 보완책
1) 평가의 타당성
2) 내적 타당성상의 약점과 보완책
3) 외적 타당도를 약점
4) 상호작
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깨끗해졌다는 주장에 대하여 불경기로 공장이 폐업하였거나, 그 해의 풍부한 강수량으로 인하여 수질이 좋아졌다는 등의 경쟁가설이 존재 1.전실험적 방법의 약점
2.대표적 준실험설계와 그 논리
3.준실험의 약점
4.준실험의 약점 보완
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