|
회로를 설계하여 시정수를 측정하였다. 시계를 이용하여 시정수를 측정하는 실험에서는 DMM의 내부저항 R=22MΩ과 커패시터 C=2.154μF를 사용하여 회로를 설계해 시정수를 측정하였다. 이때 DMM은 전압측정 mode로 하여 측정하였다. 계산치와 이론
|
|
|
설계 작품 선정 및 일정 수립
자료 분석 및 회로 구상
설계 회로도 및 예상 결과 예측
* 2주차 : 부품구입 및 회로 제작
* 3주차 : 완성품 회로 테스트, 문제 제기
결과물 실험 고찰 및 문제해결, 결과물 발표 1. 설계 관련 이론
2. 신호등 설명
|
|
|
설계 회로도
위와 같이 Design하고 Op-Amp에 걸리는 전압을 KVL을 이용하여 구하면 다음과 같다.
1.677m×(-15) +Pop +(-1.677)×15 = 0
∴ Pop = 50.31mW
따라서 주어진 조건을 거의 만족시키도록 설계된 것을 알 수 있다.
6. 토의
이번 주차 실험은 Op-Amp의 기본
|
|
|
회로를 설계하기 위하여 여러 소자들의 값을 선정하였고 Pspice를 통하여 회로도를 구성하고 시뮬레이션 하였다. 설계수행을 통하여 이론적 지식을 바탕으로 L과 C의 용량을 선정하여 회로도를 구성하였는데 위의 실험 목적인 출력파형을 나타
|
|
|
실험에 임하였지만, 미리 공부를 해온 탔에 쉽게 실험을 마칠 수 있었다.
실험감상
가산기와 감산기 실험을 통하여 이론으로만 학습하고 이해하던 원리를 직접 증명해 볼 수 있었다.
감산과 가산의 과정을 IC를 이용하여 직접 설계하여 보고,
|
|
|
회로를 설계하여라.
2-level AND-OR(NAND-NAND) logic 회로도
(4) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.
= + + + =
= + + +
= ( + ) + (+)
= () +
다단계 조합 논리 회로도
(5) 4-비트 가산기 회로를 위의 전가산기 회로를
|
|
|
실험 1. 실험을 위한 기본사항
실험 2. 저항기 색코드와 저항값 측정
실험 3. 직류전압의 측정
실험 6. 직류의 측정
실험 7. 옴의 법칙
실험 8. 직렬회로
실험 9. 직류회로 설계
실험 10. 전압분할 회로 (무부하)
실험 11. 병렬회로
|
|
|
회로도가 지금까지 짜여진 VHDL 코딩에서 얻어낸 심볼로 "lastalu"를 설계한 회로도 이다.
결론
- 이번 연산은 산술뿐만 아니라 논리 연산까지 수행하는 4 bit ALU를 설계를 하였다. 스키메틱이 아닌 VHDL의
코딩으로 회로를 설계 하였는데, 처음 과제
|
|
|
실험 준비물
- OP Amp : LM741CN 1개
- 1N4001 다이오드 2개
- Oscilloscope 1개
- Potentiometer : 10 KΩ
- 커패시터 : 0.01 uF 2개
- 점퍼선 다수
3. 설계 실습 계획서
(1) 그림 1에 주어진 Wien Bridge 회로에서 V+와 V_out의 관계식을 구하시오. 이 관계식을 이용하여
|
|
|
회로를 설계하여 시정수를 측정하였다. 인덕터의 내부저항을 고려하지 않았을 때, 계산치는 R=0.994kΩ, L=10.1mH을 사용하여 τ=10.16us로 계산되었고, 실험치는 τ=8.4us로 측정되어서, 오차는 20.95%로 매우 높게 계산되었다. 반면, 인덕터 내부저항을
|
|
메뉴펼치기
