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전문지식 1,739건

negative edge trigger 이기 때문이다. 그러므로 회로를 설계할때 up counter을 만들고 싶으면 앞단의 Q값을 다음단의 clock로 입력해주면 되고 down counter을 만들려면 값을 clock에 연결해주면 된다. 실험목적 실험준비물 예비과제 설계 및 고찰
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  • 등록일 2021.09.08
  • 파일종류 한글(hwp)
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설계 - D flip flop을 이용한 state table 작성 - 출력변수: 초기상태로 복귀하는 경우 1로 할당 (3) Load, Count 단자를 포함한 회로로 설계 1. multiSIM 을 이용하여 arbitrary sequence counter의 회로 작성 - 실험계획서에 따라 회로 작성 - Logic converter의 활용
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  • 등록일 2010.04.17
  • 파일종류 워드(doc)
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오늘은 챕터 12 카운터 설계입니다. 실험 목표는 다음과 같이 카운터를 설계하여, 입력 신호가 1 에서 0이 될때마다 카운터가 1씩 올라가는 회로를 설계하는 것입니다. 아시겠지만 이번 실험에 쓰는 JK 플립플록이 네거티브 타입이기 때문에 1
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  • 등록일 2010.03.28
  • 파일종류 피피티(ppt)
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 실험 10. 전압분할 회로(무부하) 실험 18. 부하를 갖는 전압분할 회로 실험 19. 전압분할 및 전류분할 회로 설계 실험 16. 키르히호프 전압법칙(단일전원) 실험 17. 키르히호프 전류법칙 실험 21. 최대 전력전송 실험 22. 망로(網路)전
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  • 등록일 2015.07.28
  • 파일종류 한글(hwp)
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회로들을 구성하고 실험을 통하여 특성을 확인하고자 한다. 또한 정류회로 중 반파 정류회로뿐만 아니라 전파 정류회로 및 브리지 정류회로의 특성도 살펴보고 서로 비교해보자. 방법은 온라인 실험이므로 Pspice로 설계 후 값을 얻고 식으로
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  • 등록일 2021.02.01
  • 파일종류 워드(doc)
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회로를 구현하려고 하였으나 마지막 실험에 더 많은 실수를 한 것 같다. 마지막 팀 프로젝트를 멋지게 구현하도록 조원 모두 똘똘 뭉쳐서 지난 실험의 실수를 만회해야겠다. 평가 및 복습 문제 : 3. 이 실험에서 설계한 순차 회로에서 리셋 버
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  • 등록일 2011.12.16
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실험에서는 신호를 입력시키기 전에 직류 DC를 가지고 안정된 동작점 Q의 위치를 선정하는 Bias 회로 설계에 대해서 실험하였다. 대부분의 측정값이 이론값과 비슷하게 나왔지만, 몇몇 값들은 이론값과 달랐다. 여러 가지 이유가 있었을 것 이
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  • 등록일 2012.04.30
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논리합성이 될 수 없다. 대부분의 VHDL 합성기는 While-Loop문과 단순 Loop문을 지원하지 않는다. 2. 병행 처리문 하드웨어 회로에서는 입력선로에서 출력선로로 신호가 전달되어 처리될 때 순차처리되는 것이 아니라 병행처리된다. 따라서 하드
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  • 등록일 2003.10.24
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 실험 1. 슬루율 결정 실험 2. 공통모드 제거비의 결정 -문제점 및 에로사항- -설계프로젝트 진행사항- -결론-
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  • 등록일 2015.02.23
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실험으로 확인 하려한다. (a) 입력전압과 출력전압을 scope에서 동시에 관찰하려면 어떻게 연결해야 하는가? 연결상태를 그리고 설명 하라. 위의 회로를 구성하고 오실로스코프의 VERTICAL MODE를 DUAL로 하면 동시에 두 파형을 관찰 할 수 있으며
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  • 등록일 2008.11.25
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