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회로의 주파수 대역을 계산한 결과(620.7 kHz) 시뮬레이션을 통해 얻은 값이(562.3 kHz) 오차가 발생하였다. 이는 실제 PSPICE 모델의 파라미터를 일부만 추출하여 계산하였기 때문에 발생하는 오차이다. 최종 시뮬레이션 결과 gain은 15019 v/v 로 설계
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회로에서 Q는 10보다 적고 반전증폭기로 구성되어 있으며 OP-AMP에 정귀환 방식으로 연결한 2차 능동 대역필터이다. 일반적으로 대역필터는 에 있어서 출력은 최대로 되고, 공진 특성으로 되어 있다. Q가 작을수록 설계가 용이하고 통과 대역 내
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회로와 RL회로의 전달함수의 크기의 주파수 특성을 실험적으로 구할 때 측정 주파수를 각각에 대해 결정하라.(3.2, 3.6 참조 예, 100, 200, 400, 600 Hz 등, 그러나 변화가 많은 부분에서는 주파수간격을 작게 해야 한다.)
RC회로에서 측정할 주파수 영
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실험 10. 전압분할 회로(무부하)
실험 18. 부하를 갖는 전압분할 회로
실험 19. 전압분할 및 전류분할 회로 설계
실험 16. 키르히호프 전압법칙(단일전원)
실험 17. 키르히호프 전류법칙
실험 21. 최대 전력전송
실험 22. 망로(網路)전류를 이용
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실험 결과 (시뮬레이션)
PSpice 모의실험 - CH.4 소신호 공통 이미터 증폭기
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 schematic 및 입력전압(vin), 출력전압(vout)의 파형을 해당 표에 포함하여 시뮬레이션
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실험 1.
A = 0, B = 0일 때
A = 0, B = 1일 때
A = 1, B = 0일 때
A = 1, B = 1일 때
실험 2.
A = 0, B = 0, C = 0 and A = 0, B = 1, C = 1 일 때
보다시피 출력 값에 지연현상이 일어나서 입력 된 후 바로 출력되지 않고 나중에 출력되는 걸 볼 수 있다. 여기서는 0,1,1 일
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실험내용
1. Multisim software 설치\
2. 1bit Full Adder 회로의 동작을 이용하여 확인.
- 준비된 진리표와 일치하는지 확인
- 결과 화면 캡쳐
3. 4Bit Adder-Subtractor회로 설계 : 참고문헌 참조
- Binary Full Adder 이용
S=0 : Adder 기능
S=1 : Subtractor
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실험 내용과 방법
1. 1kΩ의 저항과 0.1uF의 콘덴서로 회로를 구성한다. (그림 1. 참조)
2. 파형발생기를 이용하여 Vs(t)에 구형파 인가
peak - to - peak 5V , 주기 = Time constant의 20배 이상.
10KHz 의 주파수 인가
3. Time constant 를 측정하고 이론치와 비교하
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입력전압을 따라가게 하는 제어 루프를 따로 두어야 하기에 회로가 복잡하나 정현파가 되는 특성을 지님 실험(5) Final Project
PFC 역률보상회로
이론. Power Factor Correction
과제1. 평균제어 사용, CCM
과제2. 평균제어 사용, CRM
참고문헌
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논리 게이트와 브레드 보드를 이용해 설계하고 입력신호 1을 5V라 가정한 뒤 신호를 달리해가며 측정값을 구하고 이를 계산한 값과 비교해보는 실험을 하였다.
첫 번째 실험에서는 식을 간략화 하였는데, 부울대수의 정의에 의해 임을 알 수
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