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(완전 세세한 정리, 끝판왕) 시립대 전전설2 9주차 Lab09 결과 레포트 LCD Control 전자전기컴퓨터설계실험2,
목차
1. 실험 결과
1) Text LCD에 학번과 이름을 출력
2) Text LCD에 학번과 이름을 출력하되 길거리 광고판처럼 글자가 왼쪽으로 한 칸
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서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)
목차
1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab
2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가
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서울시립대 전자전기설계2(전전설2) 6주차 결과보고서
목차
1.기본숙지사항
2.실습1 4비트 병렬 데이터 저장/전송 설계
3.실습2 코드에 변화 주기
4.실습3 코드에 변화 주기
5.4비트 sipo문 설계 설계
6.실습5 for문을 이용한 sipo 설계
7.
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서울시립대 전자전기설계2(전전설2) 7주차 결과보고서
목차
0. 기본 숙지 사항
1. 실습0 Synchronzied 신호 생성 코드 작성
2. 실습1 Moore머신 작성
3. Mealy머신 작성
4. 응용과제
5. 최종정리
0. 기본 숙지 사항
전자전기설계2(전전설
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서울시립대 전자전기설계2(전전설2) 4주차 사전보고서
목차
1. always 구문과 initial 구문의 차이점에 대하여 조사하시오.
2. 테스트벤치 구문에서 20ns 주기로 1과 0을 토글링 하는 신호를 생성하는 코드를 작성하시오.
3. 2‘s complement(2진 보
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서울시립대학교(시립대) 전자전기컴퓨터설계실험2(전전설2) 파이널 프로젝트(Final Project)
목차
1. 설계 목표
2. 코드 설명
3. 작동 모습
1. 설계 목표
설계 목표는 본 프로젝트의 핵심 방향성과 실현하고자 하는 바를 명확히 하는
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전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO
목차
Ⅰ. 서론
1. 실험 목적
2. 실험 이론
2.1. Combinational Logic
2.2. Sequential Logic
2.3. Flip-Flop
2.4. Data Transfer
2.5. Serial Input Parallel Output(SIPO)
2.6. Linear Feedback Shift Register
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시립대_전전설2_Velilog_예비리포트_1주치
목차
1. 실험 목적
2. 배경 이론
1) OR 게이트 논리 회로
2) XOR 게이트 논리 회로
3) 반가산기 논리 회로
4) TTL gate의 datasheet
3. 실험 장비 및 부품
1) 장비
2) 부품
4. 실험 방법
1) OR 게
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A+학점인증 디지털시스템설계 과제2 보고서 Combinational Logics(코드, 설명 포함)
목차
1. 목표
2. VHDL 코드
3. 코드 설명
4. Test bench 코드
5. 코드 설명
6. 시뮬레이션 결과
1. 목표
디지털 시스템 설계에서 조합 논리 회로는 중요한
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design Project #2
2.Implement a JK Flip Flop using a D Flip Flop and other combinational logics.
작동 회로도
시뮬레이션
[= 0 0 일 경우]
[= 0 １ 일 경우]
Digital system design Project #2
[= 1 0 일 경우]
[= 1 1 일 경우]
시뮬레이션 실행 결과 00,11일때는 Output이 유지되었고 01일
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