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실험
6. 실험 결과
1) 단위 이득 팔로워 입출력 관계 유도식
- 위의 식은 앞서 유도했던 비반전 증폭기의 식이다.
- 전압 팔로워 회로는 Rf가 단락(0옴)되고, Rs가 개방(무한대)되는 비반전 증폭기 회로이다.
- 위의 식을 인용하면,
- 이렇게 되므로
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회로도에 이상이 없는 실험에서 정반대의 결과가 나온 점을 미루어 볼때 소자의 이상이라고 밖에는 설명할 수 없는 경우가 있었다. 조금 더 여유를 가지고, 여러 소자를 바꿔가면서 실험할 필요가 있겠다. 1. 반전연산증폭기
2. 옵셋전압
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증폭기의 동작과 특성을 설명하였다. 여기서 입력신호는 트랜지스터의 이미터단자에 가해지는 반면에 출력신호는 콜렉터단자로부터 얻는다. 이 실험에서는 또한 부하저항이 어떻게 회로의 전압이득에 영향을 미치는 지를 보여 주었다.
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전기전자실험2
report
- Integrated circuit : 555 Timer -
1. 실험 목표
555 Timer에 대하여 알아보고, 어떤 동작을 하는지 알아본다. 그리고 free-running operation과 one-shot operation에 대하여 알아보고, astable multivibrator 회로와 touch switch 회로를 구성하여 여러 가
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회로에서 입력 X에 0.1x[cos(2πft)][V]를 function generator를
사용하여 가하고 f를 10 k Hz에서 10 M Hz까지 변화시키며 출력 Y를 구하라.
① [그림6-6] 의 실험결과
② [그림6-7] 의 실험결과
측정:
[그림6-6]에서는, 1.22V의 값인 0.87V 가 될 때까지 주파수를 증
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와이어 속이 미세하게 끊어져 있을 수도 있고, 또는 납땜하는 과정에서 미세하게 전류가 통하지 않게 납땜을 했을 가능성 또한 배제할 수 없다고 생각한다. 1. 실험목표
2. 관련이론
3. 데이터시트
4. 실험
5. 실험결과
6. 오차 및 분석
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실험이니만큼 조교님들께서 사전에 주의를 주셨으면 실험이 더 수월하게 진행되지 않았을까 하는 생각도 들었다.
Common source 증폭기의 설계실습은 잘 되었다고 생각한다. 설계한 회로대로 브레드 보드에 연결한 결과, 오실로스코프를 통한
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회로를 구성하라.(원래는 y의 계수가 10이지만 주파수에 따른 변화를 더 잘 확인하기 위해 10^3으로 증가시켰습니다.- 500Hz로 관찰)
(5) 입력 신호와 출력 신호 사이의 관계가 인 선형-시불변 시스템이 있다. 이 시스템에 대하여 다음 실험을 수행
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회로가 연결되어 있는 경우 이상적인 연산증폭기의 입력단자간의 전압은 영(zero)이 되며 이는 단락을 의미한다. 그러나 이 단락현상을 물리적인 실제적 단락이 아니기에 이를 가상접지라고 한다. 연산증폭기의 입력저항은 무한대이므로 입력
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증폭기의 역할을 한다는 점도 새로이 알게 되었다.
또한 Gate 전압을 충분히 인가하면 Triode 영역에서 동작하며 보통의 경우에 Vgs의 최대 허용 전압은 +20V/-20V 이고 따라서, Switching Application에서는 15~17V 정도를 사용하며 Rds(on)은 Vgs가 클수록 작
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