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예비과제(2)에서 구한 J-K F/F과 7476의 J-K F/F을 실험한 결과 동일한 결과를 얻었다. 즉, 7476
안에는 예비과제(2)의 회로가 축소되어 있다고 생각해도 된다. 하지만 직접 J-K F/F을 NAND gat로
꾸밀 때에는 회로가 엄청 복잡해지기 때문에 배선에 유의
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6 to determine the sum of and .
실험을 통한 결과를 살펴보면, 의 관계식이 성립됨을 살펴볼 수 있다. 회로가 병렬로 구성되어 있으므로, 각 회로의 양단에 걸리는 전압은 의 크기와 같고 와 같음을 회로 분석을 통해 알 수 있다.
< Part 3 >
(a)
(b) Ho
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실험순서 5.에서는 가상적인 결함을 발생시키고 고장을 진단하는 부분이었는데 표3-2를 보면 우선 C입력용 LED개방에서는 입력에서는 0, 1, 2, 3을 입력하였는데 출력값은 +4가 되어 4, 5, 6, 7이 나오게 되었고 A입력선 개방에서는 0, 2, 4, 6, 8을 입력
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a),(b)의 회로를 결선하고, 각 지로에 흐르는 전류 I'1, I'2, I'3, I‘'1, I’'2, I‘'3을 측정하여 표 7.2에 기록하라
실험순서 3),4) 로부터 I1=I'1-I'‘1, I2=I'2-I'’2, I3=I'3-I'‘3을 확인하여라.
5. 실 험 결 과
그림 7.2 회로도
9v를 결선한 경우
6v를 결선한
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6의 여러 가지 양들을 계산하고, 상호 모순이 없는지 검토하시오.
실 험 결 과 보 고 서
보고자: 학과 및 학년
학 번
이 름
보 고 일 자 :
실험제목 : AC 회로의 impedance 측정
I. 측정값
(1) RL 회로
표 1 RL 회로의 전압
R ( )
L (H)
I (A)
V (V)
VR (V)
VL (V)
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A = ((AB)')' = AB
B = (A'+B')' = AB
시뮬레이션
회로
결과 논리회로 실습보고서 - 불 대수와 드모르간의 정리
[1] 7400 IC 핀 배치도를 참조하여 4개의 NAND 게이트 중 2개를 선정하여 아래 회로를 구성한다.
▌검토▐
▌시뮬레이션▐
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66
52.05
3KHz
98
188.50
62.53
5KHz
98
251.33
68.70
10KHz
98
314.16
72.68
100KHz
98
376.99
75.43
(k) At a frequency of 0.1kHz, does the phase angle suggest a primarily resistive or conductive network? Explain why.
실험을 통해 살펴보면, 작은 주파수 영역(약 1500Hz 이하)에서는 회로는 저항의 영
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6을 PSpice를 통해 시뮬레이션 한 결과, 저항에 걸리는 전압은 Graph 14.3과 많은 차이를 보이며 그려졌다.
실험을 통한 그래프는 실험 과정상의 오차(회로의 저항, 측정값의 반올림 등)가 발생하여, PSpice 시뮬레이션처럼 완벽한 이론적인 그래프가
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a와 출력값이 같다는것을 진리표를 통하여 확인할수 있다.
seg e 카르노맵 seg f 카르노맵
seg g 카르노맵
카르노 맵을 통해 논리회로도를 작성한다.
이 논리회도를 통하여 브레드보드판의 회로를 꾸민다.
3)실험결과
<스위치 입력 A = 0 , B = 0 일
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회로를 구성하여서 각각의 핀에 전압을 측정하는데 어떻게 측정을 해야 하는지 몰라서 참 난감한 것이 있었다. 하지만 결국 간단하게 접지와 연결을 하면 되는 것이었다.
이상으로 이번실험은 성공적이다.
♠ 참고 자료 ♠
● Pspice로 구현한
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