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com = abs(data - y_com);
% data와 output이 같다면 0이, 다르다면 2의 값을 가질 것이다.
count = (com/2)*one;
% Error를 세기위한 식.
% Error시 com이 2이기 때문에 ÷2를 한 후 one을 곱하면, 각 행을 sum한 것과 같다.
% (8x10000) * (10000x1) = (8x1)
BER = count/10000;
% 10000bit
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dB')
ylabel('Pb(e)')
title('Bit error probabilities for QPSK and pi/4-DQPSK with Gray coding')
set(gca,'XTick',[0 2 4 6 8 10 12 14 15]); 1. Introduction
2. What is QPSK?
3. What is pi/4-DQPSK?
4. How to simulation two schemes
5. Simulation Results ( Capture ) & Analysis
6. Matlab
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of attention)
4. 주의와 연습
5. 스포츠 경기의 수행과 주의집중(concentration)
6. 스포츠에서의 집중력 상실(주의산만 : distraction)
7. 스포츠 수행시 주의집중을 향상시키기 위한 전략
7.1 모의 훈련(simulation training) 방법
7.2 과정지향 목표(proc
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simulation을 하게 된다.
WWT2는 ‘Wisconsin Wind Tunnel II’의 약자로서, discrete-event, direct-execution simulator이다. 어떠한 platform에서라도 이상적인 결과를 출력하는 simulator이다. 또한 여러 가지 memory consistency를 지원하며, computer architecture의 여러 가지 변
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the Myth of the Market Economy. Cambridge: Cambridge University Press.
Mackay, D., Boddy, D., Brack, J., Dlack, J. and Jones, N. (1971) Labour Markets under Different Employment Conditions. London: Allen and Unwin.
Metcalf, D. (1986) “Trade Unions and Economic Performance: British Evidence.” LSE Q
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of 10 of my voices, I can except the highest pitch period and lowest pitch period - calculate average out of 8 voices. If I used GMM to distinguish voice, it will be better performance and it doesn't make serius problem like this but I couldn't make. In next project I will study much harder and try
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디지털통신1 Unipolar Antipodal Signal BER 분석 프로젝트 ( with MATLAB)
목차
1. Purpose of This Project
2.What is BER?
3. Unipolar Antipodal signal BER performance
? CODE Explanation
? MATLAB CODE
? 결과 GRAPH
1. Purpose of This Project
이 프로젝트의 목적은 디지
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performance 연습문제 10-12
목차
1. Convert the decimal number (45.125) to binary and hexadecimal number. Convert the binary number (11001.1111) to decimal and hexadecimal number.
2. Assume numbers are represented in 5-bit 2’s complement representation. Show the calculation of the following.
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of *.Gdf file with MAX+plus II +View List
Appendix
2. Rough Code with VHDL +View List
다음장은 사용한 VHDL 전체 코드입니다. Model Sim 의 Simulation 은 MAX+plus 의 그것과 동일한 결과로, 웹페이지에 보여지게 됩니다. 따라서 Simulation 결과는 생략하고, compile 과정만 진
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the code
binary counter 000부터 111까지 실습 장면
000
001
010
011
100
101
110
111
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--입출력 선언부분
entity bin_gray_cnt is
port( clk, rst, mode : in std_logic;
cnt : out std_logic_vector( 2 downto 0 ) );
end bin_gray_cnt;
architecture Behavioral of bin_gray
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