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Background
◈ 카운터(counter)
(1) 비동기형 카운터
(2) 동기형 카운터
◈ 동기식 순차회로와 비동기식 순차회로
◈ 동기식 modulo-N 카운터
◈ BCD 카운터
5. Simulation
6. Experimental Results
7. analysis
8. Conclusion
9. References
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디지털회로설계 및 언어
Verilog practice
2000000000 000
Practice 1: Up counter
Practice 2: Down counter
Practice 3: Up-down counter
Practice 4: Moore FSM “1011” Sequence Detector
Prob.1: Falling Edge Detector
Falling_Edge_Detector.v source code
module Falling_Edge_Detector(sequence_in,clock,reset,de
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(최종보고서의 일부)
Ⅰ. 개 요
(중략)
Frequency Counter라는 Digital System을 Hardware Description
Language(Verilog-HDL)를 이용하여 구현하였다. 평소에 주파수에 관한
내용이 워낙 어렵다고 생각을 하고 있어서 쉽고, 간단하게 미리 정해놓
은 수
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Arbitrary Sequence Counter (with parallel load) 설계
-4개의 flip flop을 사용하여 4bit sequence를 정의: 최대 16개의 state를 표현
가능
(1) state diagram의 작성
(2) Synchronous counter 타입으로 설계
- D flip flop을 이용한 state table 작성
- 출력변수: 초기상태로 복귀
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프로그래밍 시리즈 PERL, 정보문화사
Peter Scott & Ed Wright, perl Debugged, Addison Wesley
Kamran Husain & Robert F. Breedlove, Perl 5 unleashed, SAMS PUBLISHING
David Halan, Using Perl 5 for Web Programming, Que
2) 참고 웹페이지
한국 펄 사용자 모임 : www.perl.or.kr
펄 스쿨 : www.perlschoo
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시켰다 +5[V]로 연결 또는 개방시켜도 무방함) 이 후 출력 A, B, C, D 가 모두 0이 되는지 확인한다.
② 로직 펄서 2 즉 클록 펄스(Cp)를 인가하여 표 14-4를 완성하여라.
③ 그림 14-9의 비동기식 10진 카운터 실험 회로에서 로직 펄서 대신 CK 단자(핀 번
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핀 번호 1번)에 구형파 발 진기 3 을 접속하고 발진기의 출력을 5rm[VP-P] 그 림 15-10 동기식 Modulus 5 카운터 실험회로 가 되게 한 후 1[kHz]와 100[kHz]에 대하여 2 현상 오실로스코프로 각 부분(Cp, A, B, C)의 파형을 비교 관측하여라.
<표 15-3 리플 캐리
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동기식 카운터(Counter)
실습 날짜 : 11월 8일
목적 : 동기식 카운터의 개념파악과 이해를 통한 기능수행을 익힌다.
회로도
＿고찰
일단 동기식 카운터에 대해 언급해 보도록 하겠다. 카운터란 미리 정해진 순서대로 수를 계수하는 회로로써 회로
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카운터를 하는 방법이 있다. 이번 5주차 실험의 회로들의 공통적인 특징은 사용된 플립플롭들의 클럭단자가 하나의 공통클럭입력 Clock이 연결되어 있음을 살펴 볼 수 있었다. 따라서 이번실험의 회로들은 synchronous counter 들이고, 동기식 회로
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참이라는 것을 알 수가 있다.＿
수고하셨습니다＿ 1.비 동기식 카운터(Counter)
2.bcd 리플 카운터(bcd reple Counter)
3.Divide - by - 5 Counter
4.4비트 병렬 레지스터 (PI PU : Parallel-In Parallel-Out)
5.4비트 직렬 레지스터 (SI PO : Serial-In Parallel-Out)
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