|
카운터인 것이다.
[그림4] 는 [그림3] 의 회로에 대한 타이밍도로서, 위에서 얻은 DCBA 값을 타이밍도에 적은 것이다. 클락 펄스가 하강할 때, 즉 1 에서 0 일 될 때 동작하는 NGT 이므로 그림과 같이 그릴 수 있다.
Clock
A
B
C
D
DCBA
0000
0001
0010
0011
0100
0
|
|
|
.
-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
|
|
|
n 진 카운터의 설계를 할 수 있게끔 된다는 사실을 알 수 있다. n 진 카운터는 n 번째 수가 왔을때, 어디에 1이 오느냐에 따라서 NAND gate를 사용해서 CLR를 시켜주면 된다.
논리회로실험
결과보고서
실험 9
Shift Register & Ring Counter & Counter
|
|
|
동기식 이라고 한다.
아래는 동기식 카운트업 카운터의 회로도 이다.
동기식 가운트다운 카운터는 Q대신에 Q`들을 J와 K에 넣어준다는 점이 카운트업 회로와 다를 뿐이다.
리플 캐리 카운터
리플 캐리 카운터는 앞단 플립플롭의 입력(J,K)과 출
|
|
|
Counter인 아래회로를 그릴수있다.
실험 1과 같이 회로에서 모든 플립플롭들의 클럭단자가 하나의 공통클럭입력 CLK에 연결되어 있으므로 동기식이고 State digram을 보면 숫자가 ‘0’부터 시작하여 ‘11’까지 반복 되는 증가형 카운터 임을 알수
|
|
|
counter 부분
process (clk_d, rst, mode)
begin
--비동기식 리셋 rst가 0이되면 state값은 000이된다.
if (rst = '0') then
state <= (others => '0');
elsif clk_d='1' and clk_d'event then
case state is
--counter 동작부분 state 000 ~ 111까지 mode에 따라 binary 또는 gray 로 동작.
when "000
|
|
|
동기식 카운터는 비동기식과 다르게 CLOCK이 모든 JK-flip flop에 동시에 들어감으로 Time delay가 발생하지 않다는 이론을 설계를 통해 실질적으로 확인할 수 있었다. ◎ 개요
◎ 7진 UP/DOWN COUNTER란?
◎ 진리표 작성
◎ 7진 UP/DOWN COUNTER의 논리식
|
|
|
(d) 회로도
그림 9-6. BCD 카운터
3. 사용부품 및 계기
오실로스코프
Function generator
74LS112(2개)
74LS00(1개) 1. 실험목적
2. 관련이론
1) 동기식 순차회로와 비동기식 순차회로
2) 동기식 modulo-N 카운터
3) BCD 카운터
3. 사용부품 및 계기
|
|
|
counter, http://cafe.naver.com/labviewkorea/966
아벨기전, Buzer specifiacations, http://www.partsnala.co.kr/shop/shopdetail.html?branduid=158882&mcode=001&scode=&search=&sort=order&type=X&xcode=043
Alldatasheet, http://www.alldatasheet.com 1 개요
1.1 목적
2 시스템 구성
2.1 회로분석
2.2
|
|
|
인터넷본부 베이징서 발족
미국, 리눅스 EXPO 개막
미국, 도메인등록 민간 경쟁체제 시작
미국 연방법원, MS사에 'O/S시장독점'예비 판결 제 1 장 마이크로컴퓨터와 마이크로프로세서
제 2 장 컴퓨터 코드, 프로그래밍 및 운영체제
|
|
메뉴펼치기
