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회로 구성시 사용하는 소자에 따른 전압 손실도 원인으로 볼 수 있다. 회로가 복잡해질수록 회로 중간 소자에 의해서 전압이 손실되는 경우들이 많다. 이번 실험에서 쓰인 OP-AMP는 접지단자, 바이어스 단자, 입・출력 단자, 그리고 저항 등
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문제점들이다. 앞으로의 실험에서는 최대한 까끔하고 보기 쉽게 회로도를 그려야 겠다. 1. 실험목표
2. 기초이론
□ 반가산기
□ 전가산기
□ BCD 덧셈기
□ BCD 4bit 덧셈기/뺄셈기
3. 실험 방법
4. 실험 결과
5. 실험 결과 및 고찰
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2. 결과 분석
이번 실험은 OP-AMP의 특성을 이용하여 비교기를 구성해 본 실험이었다. 실험간 오차가 크게 발생한 부분은 없었다. 하지만 오차가 작다고 할 수 없는 부분도 있었기에 오차의 원인에 대해 분석해보자.
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회로가 연결되어 있는 경우 이상적인 연산증폭기의 입력단자간의 전압은 영(zero)이 되며 이는 단락을 의미한다. 그러나 이 단락현상을 물리적인 실제적 단락이 아니기에 이를 가상접지라고 한다. 연산증폭기의 입력저항은 무한대이므로 입력
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실험 결과 53
실험 6. 차동증폭기 55
1. 실험 목적 55
2. 기초이론 55
3. 실험기자재 및 부품 62
4. 실험방법 및 순서 62
5. Simulation 65
6. 실험 결과 67
실험 7. Op-Amp 기본 회로 69
1. 실험 목적 69
2. 기초이론 69
3. 예비 보고서 74
4.
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실험방법 및 순서
예비보고서에서 설계한 D/A 변환기를 구현하고, 그 동작을 확인하시오.
예비보고서에서 설계한 S/H 회로를 구현하고, 그 동적을 확인하시오.
예비보고서에서 설계한 A/D 변환기를 구현하고, 그 동작을 확인하시오.
실험 결과
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실험제목: 전가산기,감산기 결과보고서
(결과보고서)
1. 예비조사 및 실험 내용의 이해
1.1 감산기란?
반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기,
전감산기는 뺄셈을 수행하는 회로를 말한다. 반감산기 회로에서는
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감산기에 대한 실험을 통하여 이론으로 알고있던 사실을 증명 할 수 있었고, IC가 4개나 되는 바람에 긴장하고 실험에 임하였지만, 미리 공부를 해온 탔에 쉽게 실험을 마칠 수 있었다.
실험감상
가산기와 감산기 실험을 통하여 이론으로만 학
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예비보고서와 실험전 시뮬레이션 결과물과 실험 결과는 일치하였고, 이론적 지식을 실제 실험을 통해 증명할 수 있었다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 가산기와 감산기(Adder & Subtractor)을
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실험하고 나서 알게 된 점
- BCD decade 카운터와 10진 디코더를 이용해서 십진수를 표현하는 회로를 만들 수
있다는 생각이 들었다. 십진수는 우리에게 익숙하기 때문에, 출력이 10진수로 되면
정말 편할 것이다. 가산기 , 반가산기, 감산기,
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