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논리회로
논리회로설계 및 실습
프로그래밍언어구조론
프로그래밍 언어론
인터넷입문
인터넷 응용 및 실습
<표 5> 자격증 표시과목의 기본이수과목 또는 분야 (2000-2001년도)
참고문헌
[1] 황윤한(2000). 제7차 교육과정 운영의 효율화 방안.
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Problems
2.1 Use algebraic manipulation to prove that x + yz = (x + y) • (x + z)
(x + y) • (x + z) = xx + xz + xy + yz
= x + xz + xy + yz
= x • (1 + z + y) +yz
= x • 1 +yz
= x + yz
2.2 Use algebraic manipulation to prove that (x + y) • (x + y’) = x 없음
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Quartus2, altera, HBE-combo2이용한 piezo구현(핀설정완벽)
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Simulator : Modelsim ALTERA
Synthesis Tool : ALTERA Quartus II
EVM B/D : DE2-115 Board
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Clock 모드로 시작(최초 시간은 12:00:00)
동작 모드는 7 segment에 표시: CL(Clock), AL(Alarm), ST(Stop Watch)
Blinking LED는 시계가 가고있거나, Stop Watch가 Run 중
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4~12장까지의 실험
(1) Figure 3.5의 Y2 논리식, 회로도, 사진, 진리표.
논리식 = B\' ∙ ( A⊕ C ) + ( ( A ⊕ C ) ⊕ D ) ∙ B
2. Figure 3.5의 Y2의 little m notation.
F = ∑m(2,3,5,6,8,9,12,15)
3. Karnaugh map과 minimize논리식
4. Minimize된 회로
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논리도를 2 입력 NOR 게이트만을 이용하는 가장 간단한 회로로
F = B+(C(A+D\')) = (B+(C\'+(A+D\')\')\')\'\'
변환하시오.
2.7 2비트 데이터에 1비트를 MSB에 추가하여 홀수 패리티(odd parity)를 발생시키는 회로를 설계하려고 한다.
A(D1)
B(D0)
P
0
0
1
0
1
0
1
0
0
1
1
1
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실험결과
실험 1. Half-Wave Rectifier
≪ 그 림 ≫
[1-1] C가 없을 때 입력 정현파와 출력 파형을 측정하여 비교하시오.
≪ 그 림 ≫
C가 없을 때의 회로이므로 사전 보고서를 작성 할 때 시뮬레이션 했던 왼쪽 그
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지 통과하는 게이트의 수도 적어야 한다. 간소화된 논리식은 회로의 게이트 수와 게이트 입력의 수가 최소화가 되고, 논리 레빌의 수가 감소하는 것이다.
카르노맵은 논리회로를 설계하기 위해 고안된 방법이고, 간단히 모든 경우의 수를 표
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논리 수준을 논리 분석기나 논리 스코프에 필요한 장비 없이 바로 읽어낼 수 있도록 고안된 논리 시험 기구이다.
3) 브레드 보드(또는 디지털 실험 장치)
속칭 빵판 또는 빵틀로 전자회로의 시제품을 만드는 데 사용하고 재사용할 수 있는 무땜
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설계과정에서 VHDL에 대한 이해부족으로 많은 어려움이 있었지만, 설계를 진행하가면서 VHDL에 대한 이해와 논리회로 설계에 대해 많은 것을 공부하고 배울 수 있었다. 앞으로 VHDL을 사용하여 회로를 이해하고 구성하는데 오늘의 프로젝트가 많
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