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논리회로를 간략화하여 간단한 회로로 만들 수 있다는 것을 알 수 있었고 7-Segment의 원리와 숫자 표시기의 사용방법을 실험으로 확인 할 수 있었다. 전체적으로 회로구성이 복잡해짐에 따라 실험자의 실수로 회로구성이 잘못되 틀린 출력이
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회로를 설계하고 Pspice 와 쿼터스의 시뮬레이션을 통해 일단 예상되는 결과를 도출해보았다. 그런 후에 작성한 회로와 보드의 동작이 그 결과와 일치함을 확인하였다.
7.Analysis
이번 실험들은 대체적으로 기본적인 논리소자들을 이용하고 간단
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논리와 설계, 유황빈 (정익사) 140-147page
디지털 工學實驗, 구성모 외 5인 공저 (복두출판사) 11-45page 논리작용의 기초
1. 목적
2. 참고 사항
3. 참고 자료
부울 대수와 논리시의 간략화
1. 목적
2. 참고 사항
3. 참고 자료
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회로를 설계하시오.
F(A,B,C) =
BC
A
00
01
11
10
0
0
1
3
2
1
4
5
7
6
EPI1 = = BC
EPI2 = = AC
EPI3 = = AB
F(A,B,C) = = EPI1 +EPI2 +EPI3 = BC + AC + AB
A
B
C V
3.3 다음의 논리함수들을 SOP와 POS의 형태로 간략화 하시오.
Input variable
Minterm
Maxterm
Output
a
b
c
Term
Designation
Term
Designati
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간략화하면
= + +
(3) 위에서 구한 간소화된 불리언 식에 대한 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하여라.
2-level AND-OR(NAND-NAND) logic 회로도
(4) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.
= + +
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논리도
표 5.1 반감산기 진리표
A
B
b
d
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
표 5.1의 진리표로부터 반감산기의 간략화된 논리식을 구하면 다음과 같다.
2. 전감산기(Full Subractor)
그림 5.3과 같이 A-B를 하는 경우 n번째 자리에서 수행되는 과정을 보면 n 번째 자
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간략화하기 위한 카르노 맵의 이용
※ 우리가 원하는 임의의 논리 동작을 실현하기 위한 논리 회로를 설계하는 경우에 카르노 맵을 이용하여 부울 대수식을 단순화시키면 회로를 간략화 할 수 있다.
① 진리표 작성
② 카르노 맵으로 전환
③
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회로는 게이트 수가 7개 이지만 IC 개수는 3개를 사용한다.
(b)의 회로는 게이트 수가 4개 이지만 IC 개수는 (a)회로와 마찬가지로 3개를 사용한다.
(b) 회로는 (a)회롤른 간략화 한 회로임을 알 수 있다.
(2) 다음 회로의 논리식을 쓰고 실험을 통하
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논리 회로를 구성하고자 한다. 아래 표를
완성하시오.(Qn+1과 T부분을 채우시오)(2점)
J
K
Ｑn
Ｑn+1
T
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
(2) 카르노도를 사용하여 간략화된 T의 부울식을 구하시오.(단, 논리 회로는 NAND 게이트와
T-FF만을 사용하
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회로도에 나타난 SR래치는 클럭펄스에 따라 동작하는 SR래치이다. 클럭펄스를 나타내는 CP가 0이면 S와 R이 무엇이든간에 S\' = 0, R\' = 0이 되고 CP = 1이면 S와 R이 무엇이든간에 S = S\', R = R\'이 된다. 따라서 CP가 0에서 1로 변할 때 상태가 달라지는,
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