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예비보고서 문제
(1)에 대한 진리표를 작성하시오. (실험 1 참조)
부울 대수로 간략화하여 논리적의 논리화 형태의 논리회로를 그리시오.
*진리표
A
B
C
Y
0
0
0
0
0
0
1
0
0
1
0
1
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
0
1
1
1
1
*논리회로
(2) 다음의 논리식에 대한 진리
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회로를 구성할 때 A, B, C의 부정형태는 인버터를 사용한다.
5)실험5
1. 다음의 논리식에 대한 진리표를 작성하고, 이에대한 카르노도를 작성한다.
6)실험6
1. 실험5의 카르노도로 간략화한 논리식을 구하고, 이에 상응하는 논리적의 논리화 형태 (
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회로를 구성할 때 A, B, C의 부정형태는 인버터(74LS04)를 사용한다.
(5)실험 5
다음의 논리식에 대한 진리표를 표 4-7에 작성하고, 이에대한 카르노도를 그림 4-8에 작성한다.
(6)실험 6
그림 4-8의 카르노도로 간략화한 논리식을 구하고, 이에 상응하
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논리이다.
④ XNOR은 XOR의 보수를 구할 수 있다.
(∵ 왜냐하면 카르노 맵으로 표현 가능한 모든 논리회로는 NOR이나 NAND 만으로 표현 가능하기 때문이다. ) 부울대수의 정리
예비 보고서
1. 실험 목적
2. 기본 이론
3. 실험 방법
4.
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ND가 된다.
책 부울대수 정리11과 같다.
실험 1의 그림(c)는 회로상으로 병렬 상태이고 NOT가 두 번이므로 OR 게이트가 되는 것이다.
실험 1의 그림(d)는 그림(c)에서 NAND를 한번 더 연결 한것이므로 그림(c)가 OR게이트 였으므로 NOR 게이트가 되는 것
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논리회로도
그림 5 전가산기의 기능블럭도
한편, 전가산기는 2 개의 반가산기와 1 개의 OR 게이트로 구성할 수 있다. 그림 2의 반
가산기 기능블럭도를 사용하여 설계한 전가산기의 논리회로도는 그림 6과 같다.
예비보고서를 작성할 때, Max+Plus
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회로라 한다.
그림 3.1, 그림 3.2 와이어 AND회로
그림 3.2를 논리식으로 표현하면 Y = Y1 Y2 Y3 = AB CD EF
위 식에서 마지막 항은 각 변수에 OR을 취한 뒤 반전된 형태이다. 드 모르간의 정리를 이용하면 Y = AB + CD + EF
2. 3-상태 TTL 버퍼/인버터
그림 3.4는
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간략화 된
논리회로를 구성할 수 있다.
- 회로를 간략화 할수록 비용이 적어지고 신뢰성이 높아진다.
- 부울대수의 기본정리
3. 예비 보고서 문제
3.1. 74LS00 계열의 AND, OR, NOT, NAND, NOR 및 XOR 게이트들의 칩을 찾아서 그 칩 번호를 쓰고 pin 구성도
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.
입 력
출 력
A
B
C
D
Z
0
0
0
0
5
0
0
0
5
0
0
0
5
0
5
0
0
5
5
0
0
5
0
0
5
0
5
0
5
0
0
5
5
0
5
0
5
5
5
0
5
0
0
0
5
5
0
0
5
0
5
0
5
0
0
5
0
5
5
5
5
5
0
0
0
5
5
0
5
5
5
5
5
0
0
5
5
5
5
0
<표 2-9> 부울(Boolean)대수와 논리회로의 간소화
◉ 예비 문제
◈ 실험절차
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논리도
표 5.1 반감산기 진리표
A
B
b
d
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
표 5.1의 진리표로부터 반감산기의 간략화된 논리식을 구하면 다음과 같다.
2. 전감산기(Full Subractor)
그림 5.3과 같이 A-B를 하는 경우 n번째 자리에서 수행되는 과정을 보면 n 번째 자
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