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회로에 주로 사용한다.
- 내부구조
- 진리표
CK
D
Qn+1
비고
0
X
Qn
불변
1
0
Qn
불변
1
1
n
반전
- 타이밍도 1. 그림 8의 4-bit even-parity generator/checker 실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에
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7408)
특징
AND gate 4개
AND gate 진리표
A
1
1
1
1
0
0
0
0
B
1
1
0
0
1
1
0
0
C
1
0
1
0
1
0
1
0
L1
1
1
0
0
0
0
0
0
L2
1
0
0
0
0
0
0
0
결과
결과 : AND gate는 입력값 중 거짓이 있으면 결과값이 거짓이다.
5. IC NOT gate (TTL IC 7404)
특징
NOT gate 4개
NOT gate 진리표
A
1
0
B
0
1
Inv B
1
0
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회로 설계 해보기
00
01
11
10
00
0
0
0
0
01
0
0
0
0
11
1
0
0
1
10
1
1
0
1
∴
00
01
11
10
00
0
0
0
0
01
0
0
0
0
11
1
0
0
1
10
0
0
0
0
∴
00
01
11
10
00
0
0
0
1
01
0
0
0
0
11
0
0
0
1
10
0
0
0
1
∴
00
01
11
10
00
0
1
0
0
01
0
0
0
0
11
0
0
0
0
10
0
1
0
0
∴ ■ 실험 목표
■ 사용 부품
■
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논리회로로 생성하는 방법을 자리올림수 예측 (영어: carry look ahead)라고 부른다.
자리올림수 예측방식의 가산기
구체적으로는, S1를 생성하고 있는 전가산기의 자리올림수 입력은,
X1 ← A0 AND B0
가 되어서, S2를 생성하고 있는 전가산기의 자리
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실험 5의 경우 사용된 소자가 부논리회로이기 때문에 평소 두 핀은 언제나 High로 되어 있어야하고, Low에서만 입력에 따라 출력이 반응하는 회로이다. 그리고 PRESET과 CLEAR도 서로 반대의 입력일 때만 원래의 기능을 수행한다는 것도 알 수 있다.
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실험에서 가장 고비가 될 실습으로 보인다. 이 실습만 끝내면 이제 상대적으로 부담이 덜 되는 논리회로 실습이 기다리고 있다. 마지막이라는 생각으로 집중해서 실험에 임해야겠다. 1. 목적
2. 실험 준비물
3. 설계실습 계획서
4. 실
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1. 실험목적
가. 반가산기와 전가산기의 원리를 이해한다.
나. 반가산기와 전가산기의 설계를 통해 조합논리회로의 설계방법을 공부한다.
다. 상용 ALU(산술논리 연산장치)의 기능을 이해한다.
라. 상용화된 4비트 ALU를 이용하야 두 수의
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회로의 연결은 재차 확인하여 이론과 조금도 다름이 없이 연결되어 있음을 확인하였다. 도선 어딘가가 끊어져 전류가 흐르지 못한다던지, 실험 1의 문제처럼 게이트의 Input과 Output을 담당하는 핀의 고장이과 같은 시스템의 하드웨어적인 문제
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실험 1.
A = 0, B = 0일 때
A = 0, B = 1일 때
A = 1, B = 0일 때
A = 1, B = 1일 때
실험 2.
A = 0, B = 0, C = 0 and A = 0, B = 1, C = 1 일 때
보다시피 출력 값에 지연현상이 일어나서 입력 된 후 바로 출력되지 않고 나중에 출력되는 걸 볼 수 있다. 여기서는 0,1,1 일
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AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하여라.
2-level AND-OR(NAND-NAND) logic 회로도
(4) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.
= + + + =
= + + +
= ( + ) + (+)
= () +
다단계 조합 논리 회로도
(5) 4-비트 가
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