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실험회로 4
1>
W
X
Y
Z
F
clock
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1
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1
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0
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1
bar { W }
2>
그림 4_1
F=( bar { W } + bar { X) } CDOT (Y CDOT Z)
= bar { W } CDOT Y CDOT Z+ bar { X } CDOT Y CDOT Z
그림 4_2
그림 4_3
부울대수 중에서 매우 중요한 법칙중의 하나인 드모르
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실험에 대한 고찰 >
이번 실험에서는 처음으로 FPGA 킷을 사용하여 디지털 시계를 설계하였다. 여태까지 했던 실습들은 vhdl코딩만 하고 자일링스 프로그램만 돌리면 끝이었는데 이번 실습부터는 실제 킷을 사용하여 결과물을 킷에 출력도 해
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실험에 대한 고찰 >
이번 실험에서는 FPGA 킷을 사용하여 계산기를 설계하였다. 지난번의 디지털 시계 실습 때도 많이 헤맸었는데 이번 실습에서는 Vhdl Module파일이 3개나 되어서 처음에 소스코드를 작성하는데에 엄청나게 애를 먹었다. 또한,
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1.실험 설계 목적
논리회로 내용 및 실습 내용을 기반으로 생활 속에서 활용될 수 있는 제품을 설계 • 제작한다.
2.실험 설계 주제
자판기 회로 설계 • 제작
3.제품 사양
A.100원 및 500원 동전만 사용 가능하며, 최대 500원까지 투입할
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1
검토 실험 결과를 토대로 이 회로는 어떤 회로인지 동작을 설명하여라.
▷ 위의 회로는 2진 코드를 입력받아 2421코드로 변환하는 회로임을 알 수 있다.
2진코드
2421코드
0000
0000
0001
0001
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회로에 주로 사용한다.
- 내부구조
- 진리표
CK
D
Qn+1
비고
0
X
Qn
불변
1
0
Qn
불변
1
1
n
반전
- 타이밍도 1. 그림 8의 4-bit even-parity generator/checker 실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에
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: 74LS74
J-K : 74LS73, 74LS76, 74LS78, 74LS109, 74LS114 1. 실험목적
2. 관련이론
․ 기본 RS 플립플롭
․ RS 플립플롭
․ PR/CLR RS 플립플롭
․ D 플립플롭
․ T 플립플롭
․ 주종 플립플롭
․ JK 플립플롭
3. 예비보고서
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실험 목적
2. 관련 이론
가. 논리연산
(1) AND연산
(2) OR연산
(3) NOT연산
나. 논리 게이트
(1). AND 게이트(논리곱)
(2). OR 게이트(논리합)
(3). NOT 게이트(논리 부정)
(4). NAND 게이트
(6). EXCLUSIVE-OR 게이트
자. 드모
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(CC등이 켜진 상태) 될 경우에는 즉시 출력 전압을
0으로 내리고, 부하의 이상 유무와 5에서의 값을 점검해야 한다. 문제가 해결되면 6 또는 8부터
다시 시작한다.
10.부하에 제 2의 다른 전원이 연결되는 경우, 이 때 전압이 본 전원 공급기의 출
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실험에서 사용되는 MOSFET 트랜지스터나 릴레이와 같은 반도체 스위칭 장치로 구성된다.
우리 회로에서 사용된 IRF540 또한 MOSFET 트랜지스터이다.
이 회로에서 주의할 점은 아래 사진의 양방향 제어에서 스위치를 1,2,3,,4로 둘 때 1,3 번이 열리면
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