|
디지털 논리회로 실험 7주차 JK-FlipFlop 결과보고서
목차
1. 실험 과정 및 실험 결과
1) 기본 실험
2) 응용 실험
2. 실험 결과 분석
3. 결론
1. 실험 과정 및 실험 결과
이번 실험의 목표는 JK-FlipFlop의 동작 원리를 이해하고, 실제
|
|
|
|
디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)
목차
1)1bit full adder의 설계과 구현
2)4bit full adder의 설계와 구현
3)Testbench 코드 작성
4)시뮬레이션 결과 분석 및 고찰
1)1bit full adder의 설계과 구현
i
|
|
|
|
디지털 논리회로 Verilog 과제
목차
Ⅰ. HW1-Design1-(1) 1BIT FULL ADDER
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰
Ⅱ. HW1-Design1-(2) 4BIT FULL ADDER
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
|
|
|
디지털 논리회로 실험 4주차 Multiplexer 예비보고서
목차
1. 실험 목적
2. 실험 이론
1) 멀티플렉서
2) 74153(2개의 4-input multiplexer)
3) 함수 발생기(Function Generator Using Multiplexer)
4) 디멀티플렉서
3. 실험 준비
1) 멀티플렉서와 부호기(enco
|
|
|
순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
|
|
|
|
순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
|
|
|
1. OR게이트
OR게이트는 모든 논리 기능이 수성될 수 있는 또 다른 기본 게이트로, 두 개 또는 그 이상의 입력을 가질 수 있으며 논리 덧셈을 수행한다. OR 게이트는 입력 중 어느 하나가 1(High)이면 1(High)출력을 발생하며, 모든 입력 신호가 0(Low
|
|
|
|
1. 교재 및 단원명
가. 교재명 : 고등학교 디지털 논리 회로(교육인적자원부)
1. 불 대수와 기본 논리 게이트
2. 불 대수와 기타 논리 게이트
나. 단원명 : 대단원 - Ⅲ 불 대수
중단원 - 1. 불 대수와 기본 논리 게이트, 2. 불 대수와 기타
|
|
|
회로도 및 결과
실험1) 4-to-1 MUX를 구성하고, S1과 S0의 입력신호에 따른 출력 Y를 작성하시오.
회로도
시뮬레이션 결과
논리상태 작성표 (Pspice 시뮬 결과 10us까지)
Input
Output(Y)
D3
D2
D1
D0
S1S0-00
S1S0-01
S1S0=10
S1S0=11
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
1
0
|
|
|
논리회로이다. 따라서 현재의 디지털 컴퓨터는 스위치를 켜거나(1) 끄는(0) 상태로서 전기가 흐르거나 흐르지 않는 형태로 2진법의 1 비트(Bit)를 구현한다.
하지만 물리학의 양자역학 원리를 이용한 양자컴퓨터는 기존과는 전혀 다른 원리로서
|
|
메뉴펼치기
