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문헌
최신 디지털 회로 설계
이태원 임인칠 공저.
LOGIC AND COMPUTER DESIGN FUNDAMENTALS
PRENTICSE HALL 1. 실험 결과
2. 검토 및 보고사항
11. 동기계수기
1. 실험 결과
2. 검토 및 보고사항
3. 반성 및 토의
4. 실험 관련 이론
5. 참고 문헌
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Logic Unit)
② 제어부 (Control Unit)
③ Accumulater(ACC)
④ Address Register
⑤ PSW(Program Status Word)
⑥ Program Counter(PC)
⑦ 그 외의 CPU 레지스터
메모리 구조
프로그램 메모리
데이터 메모리
8051동작을 위한 회로연결
8051의 인터페이스
발진회로
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실험에서도 빠지지 않을 중요 포인트였다. 또, 휘트스톤 브릿지, 스트레인 게이지 등의 나에게 필요한 새로운 지식을 얻게 된 실험이었으며 재료에 있어 단순하게 생각하지 않게 되는 계기가 되었다.
6. 참고문헌
목재용어사전, 서울대학교출
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회로도
1.OrCAD를 이용한 회로도
2.BreadBoard를 이용한 회로도
3.만능기판을 이용한 회로도
Ⅴ.Simulation - OrCAD
1.Analog Astable Multivibrator
2.Digital Astable Multivibrator
Ⅵ.Oscilloscope
1.Analog Astable Multivibrator
2.Digital Astable Multivibrator
Ⅶ.결론
Ⅷ.참
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실험은 TTL소자를 이용하여 회로를 구성하여 플립플롭의 기능을 알아보는 실험이었다.
첫 번째 실험은 래치의 기본 동작을 알아보는 실험이었다.
세 번째 실험은 RS플립플롭을 디지털 논리소자 7402로 구성하여서 예상된 결과가 나왔다. 처음
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회로
회로도 작성
시뮬레이션
AC전압 분배회로
시뮬레이션
Probe 사용법
DC Sweep
Parametric 해석
논리 회로 설계 및 실험
디지털 입력신호
시뮬레이션 설정
De-Morgan의 정리
디지털 입력
시뮬레이션 결과
NAND Gate를 이용한 등가회로
Exclusive
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논리 정리]
정 논리에 의해 입출력 변수가 결정될 때 조합 논리 회로(Combination logic network)가 어떤 함수 F로 실현된다면, 입출력 변수가 부 논리로 결정될 때에는 함수 F의 쌍대(FD)를 실현할 수가 있다. 실험 목적
① 논리게이트란 무엇인
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JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
1 1.제목
2.목적
3.이론및 실험원리
4.실험장치
5.실험방법
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logic swing으로 구동 시킬 수 있는 능력을 갖고 있으므로 시스템과 시스템 사이에 특성 저항치가 50-100Ω의 transmission line에 연결되는 고속 신호 처리용 디지털 회로에는 유용하게 쓰일수 있다.
RTL
DTL
TTL
ECL
정논리 기본 gate
NOR
NAND
NAND
OR-NOR
최소 fa
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된다. 예를들면 8비트 양자화를 하기 위해서는 255개의 비교기가 필요하게 되는데 전자 디바이스가 발달한 현재는 가능하다. 1.실험 목적
2. 이론 (오실로스코프와 신호처리이론)
1) 오실로스코프(Oscilloscope)
2) 신호처리 이론
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