|
실험은 A급 증폭기를 통하여 음성신호의 증폭과 푸시풀 증폭기를 설계하는 것이었는데 실험에 있어서 원하는 결과가 잘 나타나지 않는 것을 확인하였다. 그 원인을 살펴보았는데 여기서는 파워서플라이는 동작점과 Active mode 설정만 해주므로
|
|
|
증폭기에서 나오는 신호와 입력신호를 비교하라.
입력전압
출력전압
이론 출력전압
0.7V
7.70V
7.7V
1.0V
11.0V
11.0V
2.0V
22.0V
15.0V
< 입력 - 0.7 V / 출력 - 7.7 V >
< 입력 - 1.0 V / 출력 - 11 V >
6. 고찰
이번 실험을 통해 배울 것은 미세한 전기신호를
|
|
|
Γs =0 으로부터 |Γout|의 Stable Region을 구할 수 있게 된다.
무조건적 안정성 조건을 구하는 또다른 방법으로 (2.1)에서 (2.4)식을 다음과 같이 정리 할 수도 있다. 1. LNA 설계 이론
1.1 잡음지수 모델
1.2 증폭기 설계 방법
2.1 Stability
|
|
|
실험적으로 으로 정확히 일치시키는 것은 불가능하다. 따라서 우리의 경우 가 0보다 약간 작아 복소수 pole이 생긴 것이다. 1. 실험 (분량관게로 문제는 간단히 서술하고 그림과 생략하도록 하겠습니다.)
(1) 비반전 증폭기와 반전 증폭기를
|
|
|
증폭기
2. PSPICE Simulation
1) 실험1
실험 회로도
시뮬레이션 결과
분석 : Rref를 조절해 가면서 Iref가 20mA가 되도록 하는 저항값을 찾아보았다. 그 결과 저항값이 177Ω일 때 Iref=20.04mA가 되어 적합한 저항값을 얻었다. 이것을 통하여 Vx를 주어진 범위
|
|
|
McGrow Hill
안영화 외3명, 전자공학으로의 초대
홍순관 외2명, PSpice와 함께 하는 기초 전자전기공학실험, 홍릉 출판사
이석목, 2003년 1학기 전자물리 강의 노트
기초 전자 회로 실험 실험 제목
실험 목적
실험 이론
실험 방법
회로도
|
|
|
V
VD2 = 3.966 V
VbG = 2.453 V
VG1 = 3.001 V
VG2 = 3.001 V
VS = 0.657 V
IREF = 20.04 mA
ISS = 20.04 mA
를 인가해 주고 주어진 노드의 파형의 진폭은 다음과 같다. ,진폭 49.5mV , 진폭 380mV 25.9mV, 전압이득 : 380mV/50mV=7.6V/V 으로 구해졌다.
|
|
|
V
250
전압이득
4.33
실 험 결 과
<표 7-2> 공통에미터 교류증폭기 실험결과 요약
실험단계
제한조건
측정이득
계산이득
단계(3)
없 음
300
1.14
3.80
단계(4)
제거
300
624
2.08
단계(5)
단락
300
1.28
4.27
단계(6)
개방
300
1.30
4.33
검 토
및
고 찰
1.
|
|
|
실험은 공통 컬렉터 증폭기이다.
여기서는 크게 이론치와 측정치가 크게 다를 바 없음을 볼 수 있다. 한가지 주목할 사항은 그 전압이득이 약1이라는 것이다. 하지만 이 실험으로 제대로 공통 컬렉터 증폭기의 특성을 알 아 볼 수는 없다. 왜냐
|
|
|
Coupling 으로 설정하여야 출력을 확인할 수 있습니다
3. 가산 증폭기 P-spice 시뮬레이션 수행 결과
회로도 -
시뮬레이션 결과 값: Run to Time :50us 1. 실험 목적
2. 관련 이론
3. 가산 증폭기 P-spice 시뮬레이션 수행 결과
4. 시뮬레이션 결과
|
|
메뉴펼치기
