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한다.
하지만 PSPICE에서 R2의 저항값을 R1의 저항값의 2배로 설정하고 simulation을 돌리니 원하는 출력전압값이 나오지 않았다. R1과 R2의 비를 더 크게 설정(4.5배)하니까 회로가 정상적으로 동작 하였다.
따라서 회로에서는 R1 : 10㏀ R2 : 45㏀을 사
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없어서 2N3019를 사용하였다.
Vc = 0.5V (Run to time = 0.5m)
Vc = 15V (Run to time = 0.08m)
주기 : 180us 주파수 : 5.5kHz
주기 : 50us 주파수 : 20kHz
Vc 값이 증가함에 따라 주기는 감소하고 주파수 값이 증가함을 알 수 있다.
(5) Vco의 중심 주파수가 2 ㎑가 되도록 회
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Slave의 출력에서 Master의 입력이 피드백 구성은 JK Flip-flop의 특성 전환을 제공한다.
JK latch에서 J와 K의 입력이 둘 다 1이 되면 출력이 끝없이 진동한다. JK Master/Slave 플립플롭을 만들어 위의 문제를 해결할 수 있다. JK Master/Slave 플립플롭은 두 단
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한, 입력 신호, Q1 신호, Q2 신호의 파형을 함께 그리시오.
비동기식 4진 카운터 회로도
비동기식 4진 카운터 simulation 파형
빨간색 파형이 Q1, 파란색 파형이 Q2이다. 74LS73칩은 falling edge에서 값이 변하므로 Q1,Q2값은 00->01->10->11->00 .. 반복
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Vdd/2 일때 VCO의 이득 (주파수 변화 / Vc의 변화)은 얼마인가?
위상 고정 루프에서 Vco 부분 회로도
simulation 출력파형 (Vdd = 2.5V, run to time = 78us)
Vco의 이득은 (주파수 변화 / Vc의 변화)이다.
Vdd가 5V 일때의 주기는 대략 46us이고, 주파수는 21739.13Hz이
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측정, 기록하고 그 결과를 3.3(b)의 SPICE결과와 함께 그래프로 그려서 제출하라.
주파수
입력전압
출력전압
DB
주파수
입력전압
출력전압
DB
10 ㎐
10 mV
20 mV
6
100 ㎑
8 mV
450 mV
35.0
100 ㎐
10 mV
50 mV
13.9
300 ㎑
7 mV
210 mV
29.5
1 ㎑
12 mV
200 mV
24.4
1 ㎒
5.5 mV
90 m
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프로그램입니다.
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Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
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전기전자전파공학부
학 번 : 9747015
이 름 : 박 홍 식 1. 사회복지시설의 문제점
가. 사회복지시설 운영상의 문제점 (관리,운영 및 재정상의 문제)
나. 교육.문화.재활 센터로서의 역할의 문제점
2. 인력(인력의 소요와 전문화)의 문제점
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속도는
실험제목 : 에너지 보존 실험1
제출일 : 2004년 4월 7일
이은경 교수님
전자전기컴퓨터공학부
제 6 조
학번,이름 : 2004440095 이웅
2004440096 이원규
2004440097 이은구 1.실험목적
2.실험기구
3.실험방법
4.실험원리
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