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8. RS Flip-Flop과 D Flip-Flop
9. JK Flip-Flop과 클락 생성 8. RS Flip-Flop과 D Flip-Flop
9. JK Flip-Flop과 클락 생성
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실험에서는 공통 이미터 증폭기의 입력-출력 특성 곡선을 구하고, 소신호 등가회로의 개념을 적용하여 전압 이득을 구하고, 이를 실험에서 확인하고자 한다. 1.실험개요
2. 실험 기자재 및 부품
3. 배경 이론
4. 실험 절자 및 Pspice simulation
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1. 실험 개요
- 트랜지스터를 이용한 능동 부하의 경우 저항 부하에 비해서 공정에 대한 변화량이 적고, 정확한 저항을 위한 추가 비용이 들지 않는다는 장점이 있다. 이 실험에서는 능동 부하를 사용한 차동 증폭기(differential amplifier)를 구성
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1. 실험 개요
- [실험11]과 [실험 12]에서는 MOSFET을 이용한 기본적인 세 가지 증폭기 중에서 공통 소오스 증폭기와 소오스 팔로워를 실험하였다. 이번에는 나머지 기본 증폭기 구조인 공통 게이트 증폭기에 대한 실험을 진행한다. 공통 게이트
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와 전압도 측정하여 기록한다.
⑦ {표 2}에 계산값을 기록하고 실험에서 얻은 값과 비교한다.
⑧ 전압을 20로 하고 과정 ⑥, ⑦을 반복한다. 전류 및 전압 측정
목적
이론
1.전류계 연결법
2.전압계 연결법
3.전기분압기 회로
방법
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D, T, RS 등등이 있듯이, 데이터 기억, 데이터 토글, 데이터 기록, 삭제 등등에 사용될 수 있다. 그리고 F/F는 어떻게 조합하느냐에 따라 다양한 기능을 수행할 수 있다. 1. 목 적
2. 실험 준비물
3. 설계실습 계획서
* 래치와 플립플롭 이론
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실험으로 확인 하려한다. (a) 입력전압과 출력전압을 scope에서 동시에 관찰하려면 어떻게 연결해야 하는가? 연결상태를 그리고 설명 하라.
위의 회로를 구성하고 오실로스코프의 VERTICAL MODE를 DUAL로 하면 동시에 두 파형을 관찰 할 수 있으며
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회로의 측정 결과
- capacitor를 연결하면 capacitor의 충/방전에 의해서 출력파형의 형태가 좀 더 직선에 가까운 모습을 보인다. capacitor를 많이 연결 할수록 더욱 직선에 가까워진다. 즉 리플전압이 더 작아진다.
- 위의 실험에서 capacitor를 설치하
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105㎐가 된다.
또다른 계산법으로 주파수를 ω로 놓고 일반적인 수식을 구하는 것이다.
VC =-=- 에서 VC 가 최대가 되기 위해서는 가 최소가 되어야 하므로 ω=ωo 이 된다. 따라서 ω=100000㎐ 이다. 1. 목 적
2. 실험 준비물
3. 실험 계획서
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회로
병렬 공진 회로
공진주파수
공진주파수에서의 임피던스()
최소
최대
3.사용 장비 및 부품
오실로스코프
함수발생기
전원공급장치
저항 : 1 Ω(2개), 100 Ω, 120 Ω, 240 Ω, 5.1 kΩ
인덕터 : 2 mH
커패시터 : 0.01μF
4.실험 방법
1) 그림 6.1과 같이
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