|
논리함수 F=AB?C+?A B?C+?A BC+A?B C를 4X1 멀티플렉서를 이용하여 설계하시오.
10. 입력이 3개이고 출력이 1개인 조합논리회로에서 입력 중 0의 개수가 1의 개수보다 많으면 출력이 1이 되고, 그 외의 경우에는 0이 되는 조합논리회로를 설계하시오.
|
|
|
산기와 반가산기
1. 그림과 같이 반가산기란 2개의 입력과 2개의 출력을 가지고 A와 B의 입력에 대하여 그 합 S와 자리올림수 C가 발생하는데 이 두 출력을 동시에 나타내는 회로이다.
2. 전가산기란 반가산기와 1개의 OR 게이트로 구성되어 있는
|
|
|
논리회로(조합논리) : 입력/출력으로 구성. Test Vector 사용
복잡한 논리회로(순차논리) : 입력/상태/출력으로 구성. 논리 Simulation을 사용
순차논리회로 테스팅의 어려움
회로 내부 상태의 설정 및 관측(observability)이 어렵다. (외부 출력용 Test Point
|
|
|
조합논리회로의 입력
차기상태
조합논리회로 출력
입력
현재상태
플립플롭 입력
x
A
B
A
B
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
1
0
0
0
0
0
0
1
0
1
0
0
0
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
카르노 맵(D 플립플롭을 이용하는 경우)
AB
X
00
01
11
10
0
1
1
1
1
1
AB
X
00
|
|
|
회로에 대한 진리표를 작성하고, 출력 Y에 대한 부울식을 구하라. 이 회로를 실현하여 얻어진 진리표를 검토하여 무슨 기능을 하는 논리회로인지를 판단하여라.
- XOR 게이트와 같은 역할을 한다.
- 입력이 서로 다를 때, 출력이 1이 되는 논리
|
|
|
맵 등을 이용)
⑶ 완성된 부울대수식에 의하여 필요한 논리 게이트를 결정하여 논리회로를 구성한다.
예비 문제
1. 다음 논리식을 부울 정리 및 공리를 이용하여 증명하시오.
⑴ A+AB=A
☞ 부울정리 7
⑵ A+B=A+B
☞ 부울정리 8
⑶ (A+B)(A+C)=A+BC
☞ 부
|
|
|
예비보고서
멀티플렉서
제출일자 : 2015. 04. 29
1. 실험 관련 이론
-목적
조합논리회로의 또 다른 예로서 디멀티플렉서의 동작 원리 및 특성을 확인한다.
-관련이론
1) 멀티 플렉서
멀티플렉서(multiplexer)는 여러 개의 입력선 으로부터 필요한 데이
|
|
|
연구 분야
컴퓨터의 동작 방법에 대해 소프트웨어적이 아닌 좀 더 Low – Level의 하드웨어적인 측면에서 이해를 하기 위해 본 연구를 하였음.
현재 우리가 사용하는 컴퓨터는 32-bit 체계의 시스템 구조를 이루고 있다. 최근엔 64-bit를 지원
|
|
|
<Half Adder, Full Adder 설계>
1) 반가산기(Half Adder) : Bahavioral Modeling
2)전가산기(Full Adder) : Stuctural Modeling( OR gage + Half Adder)
3)전가산기 : Behavioral Modeling
|
|
|
산기 예비 레포트
[목적]
1. 반가산기와 전가산기의 원리를 이해한다.
2. 가산기를 통하여 논리회로의 구성능력을 키운다.
3. 가산기를 이용한 가산 연산장치를 이해할 수 있도록 한다.
[기본이론]
1. 반가산기(Half Adder)
한 비트씩 두 개의 2진수
|
|
메뉴펼치기
