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D 래치 및 D 플립-플롭
■ 실험 목표
이 실험에서는 다음 사항들에 대한 능력을 습득한다.
● 래치로 SPDT 스위치의 되튐에 의한 영향을 제거하는 방법에 대한 입증
● NAND 게이트와 인버터를 이용한 게이티드 D 래치 구성 및 시험
● D 플롭-플
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플립-플롭의 성질을 알아보는 실험이었다. 그래서 다양한 IC와 약간 복잡한 회로 구성으로 인해 우리는 디지털 공학책을 펴고 다시 공부 할 수 밖에 없었다.
래치는 출력과 입력이 엇갈려 있는 아주 특이한 회로이다. 래치의 그 기능이 참 특이
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플립플롭의 소자의 특성을 알아 오라는 첫 과제가 주어졌다. 직접 플립플롭의 소자를 가지고 여러가지를 실험하였기 때문에 이해를 돕는데 아주 큰 도움이 되었다. 이론이 아닌 직접 해봄으로써 이해하기 어려운 애매한 내용을 보다 쉽게 알
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실험을 통하여 알아볼 수 있었다.
《T F/F의 회로 구성》
실험 4. 예비과제 3에서 구한 T F/F를 구성한 뒤 출력을 측정하라.
《T F/F의 실험 사진》
input
output
T
Q
0
1
1
0
《T F/F의 Truth Table》
input
output
T
Q
0
1
1
0
①회로구성
《 T F/F 의 구동 원리》
이번
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기능의 gate 여서 입력이 2개와 3개의 gate는 각각의 Pin 이 다른 역할을 할 수 있기 때문이다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 래치와 플립플롭(Latch & Flip-Flop)을 통하여 여러 종류의 flip-flop을 구
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실험을 하라.6-1) PRESET = CLEAR = 1로 두고 진리치표를 작성하라.6-2) 6-1)의 상태에서 Ck=1을 두고 D의 입력 변화에 따른 출력 변화를 관찰하라. 6-3) 6-1)에서 PRESET = 0을 두고 6-1)의 진리치표를 완성하라.
7) SN7476을 이용하여 PRESET = 1, CLEAR = 1로 두고 다
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실험에 쓰인 게이트 소자 내부를 통과하는 과정에서도 저항이 존재해 오차가 발생했다고 생각한다. 설계로 인하여 시간이 많이 부족할 것이라는 생각 때문에 실험에 좀 더 진지하게 임하지 못하고 빨리 끝내야겠다는 생각만하여, 예비보고서
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플립플롭
(a) D 플립플롭 (b) JK 플립플롭
그림 8 PR/CLR 플립플롭
3. 예비보고서
3.1. NAND 게이트로 이루어진 R-S 플립플롭을 설계하라.
☞
3.2. [그림 6-2]에 Clear과 Preset 기능을 추가하라.
3.3. T 플립플롭에 대한 특성표는 다음과 같다. J-K 플립플롭을 이
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실험에서 우리는 J-K플립플롭의 특성에 대해서 알아보았습니다. 지난주에 했던 D-플립플롭 실험과 아주 유사했으며 특히나 S-R플립플롭과 기능이 아주 유사했습니다. 다만 개선된 점이 있다면 J-K플립플롭은 S-R 플립플롭과 다르게 무정의 조건
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negative edge trigger 이기 때문이다. 그러므로 회로를 설계할때 up counter을 만들고 싶으면 앞단의 Q값을 다음단의 clock로 입력해주면 되고 down counter을 만들려면 값을 clock에 연결해주면 된다. 실험목적
실험준비물
예비과제
설계 및 고찰
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