|
D플립플롭을 이용하여 설계하라.
(9) <그림 19.14> down 카운터에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 15-0까지 10진수로 감소하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용한다. 입력 CLK의 주기는 40ns이다.)
|
|
|
실험실에 있는 led의 개수는 한정되어 있어서, 밝게 빛나는 전구들을 찾는데도 시간이 많이 소비되었습니다.
이번 주는 해야 하는 실험은 너무 많고, 시간은 한정되어 있어서 모든 실험을 하지는 못했습니다. 하지만 예비 보고서를 쓰며 직접
|
|
|
러스 15카운터 회로를 구성하라.
modulus n 카운터 의 작동
5 MODULUS COUNTER의 작동
J0=KO=Q\'3
J1=K1=Q0
J2=Q1Q0 K2=Q2
(4) 모듈러스 13 카운터 회로를 구성하라.
13진 카운터
<참고 문헌>
- 디지털 논리 회로 분석과 설계 p 481 ~
- 디지털 공학 실험
|
|
|
실험의 회로도와 실험은 참임을 알 수가 있다.＿
제목 : 4비트 직렬 레지스터
(SI PO : Serial-In Parallel-Out)
실습 날짜 : 11월 15일
목적 : 4비트 직렬 레지스터의 개념파악과 이해를 통한 기능수행을 익힌다.
회로도
＿고찰
4개의 D 플립플롭을 사용하
|
|
|
예비과제에서 구한 10진 리플 카운터를 구성하고, 그 출력파형을 관찰하라.
- 아래와 같이 7476 2개와 7400 1개를 이용해서 회로를 구성하여 실험을 하였다.
- 아래의 NAND gate는 출력되는 수가 1010이 되었을 때, 모든 플립플롭을 CLR 시키기 위한
회
|
|
|
15-0까지 10진수로 감소하도록 나타내어라. (단, MyCad의 시그널 합치기...를 이용한다. 입력 CLK의 주기는 40ns이다.) ■ 실험목적
■ 실험이론
(1) 비동기식 카운터
(2) 동기식 카운터
(3) Up/Down counter
■ 실험준비물
■ 예비과제
|
|
|
실험원리
○ 동기식 카운터와 비동기식 카운터의 차이
○ 비동기식 계수기 (asynchronous counter)
● 가상실험
● 예비보고서
● 동기식 계수기
● 가상실험
● 결과 보고서
○ 비동기 계수기
○ 7진 리플 카운터 설계
○ 10진 리플
|
|
|
실험1의 시뮬레이션과 결과파형을 비교한 것이다.
8.Conclusion
이번 5주차 Synchronous Counter 실험에서는 10진, 12진, 16진 카운터를 설계하여 검증하였다. 10진과 12진 카운터는 J-K 플립플롭의 7476칩을 기반으로 하여 설계하였고, 16진 카운터는 74LS161
|
|
|
15번은 Enable(Active Low) Input
- 6번, 5번, 4번, 3번, 10번, 11번, 12번, 13번은 Input
- 7번, 9번은 Output
- 8번은 그라운드, 16번은 VCC
- VCC로 4.75V(대략 5V)정도 인가되는 것이 권장된다.
4. PSpice 시뮬레이션 회로도 및 결과
실험 1) Encoder 74LS148의 동작 이해
※ 실
|
|
|
실험
- 논리 회로 1) Ring Counter의 정의
(1) Ring Counter
(2) Ring Counter의 종류
① 시동 펄스가 필요한 4단 링카운터
② 시동 펄스가 필요없는 4단 링카운터
2) NAND Gate로의 실제 회로 구성
(1) 사용 부품 및 기기
(2) 과정
(3) 보안
3) D플립플롭
|
|
메뉴펼치기
