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설계목표
2.설계내용
- 동전의 가지수와 상태설명, 진리표구현, 상태도구현
3.베릴로그구현
- module code 구현(모듈코드)
- timing bench 구현(타이밍밴치)
- 각 코드별 주석 설명되어있습니다.
4.타이밍도
- CLK(클럭)값에 의해 값이 바뀌고 타이
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case 1인 경우의 것이고 두 번째 waveform과 네 번째 waveform은 case 2인 경우의 것이다. < 제 목 >
< 목 표 >
< 설계조건 >
1. FSM state diagram
2. 엘리베이터 동작 설명
3. verilog 코드 & 주석
4. verilog 설명
5. waveform + 설명
6. 결과 및 토의
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및 동작설명(동작사진 포함)
(1) 시뮬레이션
(2) 어셈블리 프로그램 구현(핀할당포함)
- LCD를 이용한 OPCODE 시뮬레이션
- 계산기(세그먼트, 도트매트릭스, LCD이용)
4. Instruction.
5. 제어 ASM Chat.
6. 제어 워드 및 설명
#베릴로그 파일
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3) Instruction Execution……………………………… 2
4) 구성원 역할………………………………………… 2
4. 실험 결과…………………………………………………… 3
5. 실험 후기…………………………………………………… 4
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설계
- HDL 시뮬레이션
- HDL과 프로그래밍 언어의 비교
CPLD
- CPLD의 정의
- CPLD CPU 종류
FPGA
- FPGA의 정의
- FPGA의 특징
- FPGA 구조
FPGA와CPLD의 차이
1. 프로그램의 차이
2. 구조의 차이
3. 성능 척도
4. 반도체 프로세스의
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4bit [3:0]D, 2bit [1:0]S Output: 1bit Y
module MUX4to1(
input [3:0]d,
input [1:0]s,
output y
);
assign
y = d[0]&(~s[1]&~s[0])|
d[1]&(~s[1]& s[0])|
d[2]&( s[1]&~s[0])|
d[3]&( s[1]& s[0]);
endmodule
위 과제는 4 to 1 MUX를 설계하는 것인데, 100ns에서 5ns마다 s값이 00,01,10,11순서로 바뀌게 되며
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4) 4번실험 사진 1. Title
2. Name
3. Abstract
4. Background
- Encoder
- Decoder
- Multiplexer
- 7-Segement
5. Simulation
실험1) 4 to 1 MUX
실험2)Dip S/W 0~9 입력에 따른 7-segment LED
실험3) Encoder 설계
실험4) Decoder 설계
6.Experimental Results
실험
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to Binary설명.docx
공지사항
설계 주제 : BCD to Binary 구현
1. 지금까지 설계한 덧셈기, 뺄셈기, 곱셈기, 나눗셈 연산기에 BCD-to-Binary 회로를 추가하여 signed-BCD 입력, Sign & magnitude binary 출력의 연산기를 구현한다.(그림)
( 4칙 연산 모두 양/음
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설계 소개
공정설계 문제
3. TBA 물성 및 특성
4. TBA 제조방법
5. TBA 보건 및 위험성
6. TBA 조업환경 및 안전 관리
본론
1. EOS 및 Activity coefficient model 선정 및 근거
2. Binary interaction parameters
3. Pure component Parameters
5. 공정
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