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NAND 게이트를 사용하여 실험 순서 2에서 구한 표현식으로부터 무효 코드 검출기를 구현하는 회로를 그려라. 논리 회로 간소화
- 실험목표
- 사용부품
- 이론요약
- 실험순서
- 추가조사
- 보고서 ( 데이터 및 관찰 내용, 결과및 결론 )
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곱항이 있고 각 항들 에 문자 D가 포함되어 있을 것이다. 이 표현식을 만족하는 논리회로는 바로 구현 될 수 있다( 이 회로구성은 복습문제에서 다루기로 한다). 각 항을 D로 인수분해 함으로써 무효 코드에 대한 다른 표현식을 얻을 수 있다.
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회로 5
- 74LS08 AND gate와 74LS04 NOT gate로 구성된 NAND와 74LS00 NAND gate와 비교하여 실험하라
☞ 74LS08에서 AND되어 나온 출력을 다시 74LS04에서 NOT을하여 출력하여 NAND의 효과를 내는 회로이다.
☞ 입력이 (1,0)일때는 1이 (1,1)일때는 0이 나왔다. 이것은 N
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회로
QuartusⅡ시뮬레이션 - 아래 회로
Altera De2 board 동작사진 - 위 회로
Altera De2 board 동작사진 - 아래 회로
B.Discussion
분배법칙에 의해 대수적, 논리적으로 두 회로는 이론 면에서 같음을 알고 있었기에 결과는 예상 할 수 있었다. 먼저 Pspice와 쿼
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0
1
1
(c) NOT 게이트
입력
출력
A
B
Y
0
0
1
0
1
1
1
0
1
1
1
0
(d) NAND 게이트
입력
출력
A
B
Y
0
0
1
0
1
0
1
0
0
1
1
0
(e) NOR 게이트
입력
출력
A
B
Y
0
0
0
0
1
1
1
0
1
1
1
0
(f) Exclusive-OR 게이트
조합논리회로의 설계
우선 원하
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회로 변수 선언
variable count_clk : integer range 0 to 4000000;
begin
if (rst = \'0\') then
clk_d <= \'0\';
count_clk :=0;
elsif (clk\'event and clk = \'1\')then
if (count_clk = 4000000) then
--count_clk가 4000000이되면 clk_d는 L에서 H로 H에서 L로 변함.
clk_d <= not clk_d;
count_clk :=0;
else
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정리를 이용
Y=B+BC+ABC
=B+BC+BC+ABC
=B(C+)+BC(+A)
= B+BC
② 카르노 맵 이용방법
Y
AB
C
00
01
11
10
0
0
1
0
0
1
0
1
1
0
Y= B+BC 1. 부울대수
2. 부울대수의 기본공리
3. 부울대수의 제반 정리
4. 조합논리회로
5. 카르노 맵(Karnaugh Map)
6. 간략화해보기
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and clk=\'1\' ) then
if( count_clk = 2000000 ) then
clk_d <= not clk_d;
count_clk := 0;
else
count_clk := count_clk +1;
end if;
end if;
end process;
--본 프로세스 clk 대신 clk_d가 클럭으로 들어간다
process(clk_d, reset, dir)
begin
--리셋
if (reset=\'0\') then
reg <= (others => \'0\');
--clk
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clocked되기 전이나 후에 안정되어야 한다.
.timing diagram은 data input과 output, clock 신호사이의 관계를 보여준다.
.Q는 CLK negative edge 후의 D입력과 같다. Q-not은 D와 Q의 보수이다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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논리식을 간단화 하였다.
⑤ 논리식 중에 겹치는 항에다가 밑줄을 그어놓았다
⑥ C\'의 항은 X 의 BC\' 항과 Z의 B\'C‘항을 통해 얻을 수 있도록 하였다.
(게이트를 줄이기 위함이다.)
⑦ 게이트는 최대로 공유하였다.
⑧ 논리식을 통해 회로도를
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