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예비과제(2)에서 구한 J-K F/F과 7476의 J-K F/F을 실험한 결과 동일한 결과를 얻었다. 즉, 7476
안에는 예비과제(2)의 회로가 축소되어 있다고 생각해도 된다. 하지만 직접 J-K F/F을 NAND gat로
꾸밀 때에는 회로가 엄청 복잡해지기 때문에 배선에 유의
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예비보고서, 강의 노트를 분석한 후 들어갔다. 조교님의 첫 질문에는 조금 더듬 거리기도 했지만, 바로 개념을 파악하고 나니, 쉽게 대답할 수 있었고, 원활하게 실험을 진행 할 수 있었다.
실험전 Data sheet파악하는 것이 얼마나 중요한지 새삼
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예비 보고서
1. 이론 부분을 이해하고 AND, OR 및 NOT 게이트만을 사용하여 전가산기를 설계하라.
전가산기는 1개의 반가산기와 1개의 OR 게이트로 구성되어 있다.
Quartus를 이용해 전가산기를 AND, OR, NOT 게이트만 이용해 설계하였다.
2. 전가산기의
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NAND 게이트와 동일한 동작을 하는 것을 알 수 있다.
즉, 논리식으로 표현하자면, 가 성립하는 것이다.
1의 결과로 AND,NOT 게이트를 사용하여 NAND 게이트를 구성할 수 있음을 알 수 있다. 기본논리게이트 결과 보고서
기본논리게이트 예비
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가능한 모든 논리회로는 NOR이나 NAND 만으로 표현 가능하기 때문이다. ) 부울대수의 정리
예비 보고서
1. 실험 목적
2. 기본 이론
3. 실험 방법
4. 실험 기기
5. 참고 문헌
결과 보고서
1. 결과값
2. 고찰
3. 문제
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예비 보고서 문제
3.1. 74LS00 계열의 AND, OR, NOT, NAND, NOR 및 XOR 게이트들의 칩을 찾아서 그 칩 번호를 쓰고 pin 구성도를 그려라
AND (74LS08) OR (74LS32)
NOT (74LS04) NAND (74LS00)
NOR (74LS02) XOR (74LS86)
3.2. 입력 단자 수가 2개인 NAND 게이트(즉, 2입력 NAND 게이트)
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약 1V가 나왔고 7400 TTL 2개의 게이트에서 입력단과 출력단의 전위차가 1V가 측정되는 것을 알 수 있었다. 실험 7. 디지털 게이트의 전기적 특성
1. 목적
2. 이론적 배경
3. 사용 장비 및 부품
4. 실험 방법
5. 예비 보고 사항
6. 결과 보고서
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되는 것을 알 수 있었다. 이를 확인하기 위해서 주파수를 1Hz를 바꿔 실험을 반복하였더니 1초마다 신호가 시프트 되는 것을 확인할 수 있었다. 1.목적
2.이론적 배경
3.사용 장비 및 부품
4.실험 방법
5.예비 보고 사항
6.결과 보고서
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예비 보고 사항
실험번호
제출일
제출자
실험조
학번
이름
8
2014. 11. 5.
(1) 실험에서 사용될 IC소자들(7400, 7408, 7447)의 핀 배치도를 조사해서 그리시오
<IC 7400> NAND GATE
<IC 7408> AND GATE
<IC 7447> BCD to 7-Segment Decoder
6.결과 보고서
※각 항
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NAND gate를 사용해서 출력을 측정한다.
◇ 위의 출력을 워크벤치로 측정한 결과는 다음과 같다.
Clock
A
A`
B
B`
A`B`
AB`
A`B
AB
※ 2단 2진 카운터에서는 클락 2번이 전이될 때마다 A가 전이되고,
A가 2번 전이될 때 B가 한번 전이되게 된다. 즉, A는 B의 2
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