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설계하면서 처음엔 어떻게 하면 4개의 가산기를 연결할 수 있는지 몰랐었으나, 조원과 머리를 맞대고 고민한 결과 수차례의 trial & error을 반복하여 입력 및 출력변수를 새로 조정하고, 임의의 signal을 만드는 방법으로 문제를 해결 할 수 있었
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설계하는 것. 이렇게 두가지 방법이 있었는데, 우리 조는 FPGA 킷을 이용하지 않는 쪽을 선택하였다. 한 학기 동안 논리회로 설계실험 과목을 수강하면서 생소했던 vhdl coding을 배우고, 매주 이론과 실습을 반복하면서, vhdl이라는 언어에 친숙해
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설계를 진행해서인지 이론상으로 이해 했던 counter의 동작 원리에 대하여 더욱 확실하게 이해할 수 있었다.
시험 기간과 겹쳐서 설계 예습을 하지 않았었지만 처음 수업할 때보다 훨씬 더 능숙하게 구현해 낼 수 있어서 그 동안의 수업으로 VHDL
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설계하는 실험이었다. 지난 번 실험 때는 vhdl이라는 것이 너무나도 생소하였고, model sim이나 xilinx 프로그램을 태어나서 처음 접하였기에 많이 헤맸었다. 하지만 실험 내용을 집에서 연습해 보면서 어떤 방식으로 논리회로가 동작하는지 원리
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설계하였는데 이전의 실험들과는 다르게 componenting을 할 필요가 없었다. 여태까지 설계할 때에는 port mapping 하는 것에서 애를 많이 먹었었는데, 이번에는 VHDL Module파일과 VHDL Testbench파일만 요구되어서 생각보다 훨씬 수월했다. 그리고 교수님
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설계
(1) VHDL code중에 cnt= "111101000010001111"는 2진수로 표현한 값이다. 10진수와 16진수로 변경하여 입력 하기 위해선 어떻게 해야 하는지 설명하시오. (16진수 표현법은 X"값“)
(2) 이번실험에서 2개 바퀴를 위해 변경 한 부분의 소스를 쓰고 설
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설계해 보았다. 단순한 연산을 떠나 조건문을 이용하여 다양한 케이스의 연산을 설계하고 같은 입력 값을 다른 연산을 수행시켜 보았다. 쉬프트연산을 굳이 쉬프트 연산자를 이용하지 않고도 간단하게 구현할 수 있었다.
· ALU를 이용해서 다
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설계하며 모드변경을 통해 2가지 Counter를 한꺼번에 구동되도록 설계할 수 있다. 모드 변경에는 'case'를 사용한다. Asynchronous reset은 clock과 상관없이 동작된다.
분주회로를 통해 clock을 느리게 하여 사용할 수 있다. (kit에서는 4MHz의 clk가 입력된
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설계는 저번 시간의 배움을 통해 크게 어렵지 않다. 단지 입력 B 벡터와 m을 xor 연산하여 미리 선언한 B_sig에 설정하고 이를 A와 덧셈연산을 하면 될 뿐이다. 물론 제일 처음 carry in 은 m 이 1일 경우 1로 설정하여 B의 2의 보수 연산을 완료한 후에
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설계하여 이를 KIT를 통해 구현하였다. 다양한 케이스의 연산이 이미 입력된 입력 값을 이용하여 버튼의 조작으로 여러 연산을 수행시켰다.
kit의 버튼에 따라 다양한 입력값이 인가될 수 있도록 하였으며
여러 연산이 버튼에 따라 조작될 수
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