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디지털공학실험 ? VHDL실습(D-FF,JK-FF,Counter) 결과 보고서
※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.
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입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D가 NOT 게이트를 거쳐 연결되는 것 이다. 이렇게 구성된 회로의 동작은 다음과 같다. 가. D 플립플롭
나. JK 플립플롭
다. 8bit-Counter
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counter 회로를 구성하였다. 입력에 대하여 출력된 신호값은 표에 기록하고, 동작특성은 타이밍도에 나타낸다.
① 실험(1)의 ①~⑤를 반복한다
<D-FF를 이용한 링카운터 회로>
(3) 실험 3 : 4비트 좌측 시프트 레지스터
아래 그림과 같이 JK-FF를
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결과는 JK-FF의 동작을 따름을 알 수 있다.
- J=1, K=0 일 때, 1로 set됨을 볼 수 있다.
- J=K=1 일 때 Q는 반전 되는 것을 볼 수 있다.
- J=K=0 일 때 Q는 그 값을 유지함을 알 수 있다.
- J=0, K=1 일 때 Q는 0으로 reset되어 있음을 알 수 있다.
[Gray code counter with
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카운터 의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 카운터는 Carry값 1을 T값으로 받으면서 왼쪽 4비트 카운터가 동작하도록 한다. 1. 8Bit Counter
2. State Machi
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