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module control_single(opcode, RegDst, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, ALUOp);
input [5:0] opcode;
output RegDst, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch;
output [1:0] ALUOp;
reg RegDst, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch
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Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
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1. 제안한 Microprocessor에 대한 소개
Microprocessor란 산술논리연산기, 레지스터, 프로그램 카운터, 명령 디코더, 제어회로 등의 연산장치와 제어회로가 하나의 칩에 집적되어 있는 것을 뜻한다. 간단하게 설명하자면, Memory로부터 명령어와 Data를
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0;b=4\'b0000;
end
endmodule
#HW3
Complete the 4to1 mux and simulate it using testbench. Report must include your own explanation.
→ Input : 4bit [3:0]D, 2bit [1:0]S Output: 1bit Y
module MUX4to1(
input [3:0]d,
input [1:0]s,
output y
);
assign
y = d[0]&(~s[1]&~s[0])|
d[1]&(~s[1]& s[0])|
d[2]&( s[1]
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Multiplier
≪ 그 림 ≫
accumulator
Load가 1일땐 출력값에 Multiplier를 넣음
Sh가 1일땐 출력값을 오른쪽으로 shift
Add일땐 adder값을 출력값 8~4bit 부분에 넣는다.
맨 뒷 비트는 다음 클락에서 더할지 말지를 선택하게 해준다.
≪
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, 진리표구현, 상태도구현
3.베릴로그구현
- module code 구현(모듈코드)
- timing bench 구현(타이밍밴치)
- 각 코드별 주석 설명되어있습니다.
4.타이밍도
- CLK(클럭)값에 의해 값이 바뀌고 타이밍밴치에의해 값이 설정되어 변하는값 확인가능
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sedge clk) begin
q[3]<=e;
q[2]<=q[3];
q[1]<=q[2];
q[0]<=q[1];
end
endmodule
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module shift4(clk, e, q);
input clk, e;
output [3:0] q;
reg [3:0] q;
always @(posedge clk) begin
q[0]<=q[1];
q[
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1. 개 요 1) 프로젝트 목표 - R-type, LW, SW, BEQ,, J, ANDI, ORI 명령어를 수행 할 수 있는 32bit MIPS 설계 ※ R-type의 경우 add와 sub를 구현
2) Instruction - 구현해야 하는 Instruction은 총 7종류로 구성된다. ① R-type : 000000의 Op Code를 가지며, 최하위 6bit
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XOR 게이트로 통과시켜 그 값을 Sel에 저장하였다.
이 Sel을 select bit으로 이용한 MUX에서, 최종 결과값인 Out이 나오게 되는 구조이다.
시뮬레이션 결과는 위와 같다.
63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0
네 종류의 연산 모두 정확하게
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연산은 십진수 13과 1175의 덧셈이 되고(carry=0), 두 번째 연산은 십진수 734와 9734의 덧셈이 된다(carry=1).
결과값은 첫 페이지에 나타내었다.
첫 번째 연산에서 십진수 13은 이진수 1101, 십진수 1175는 10010010111로 정확히 표현되었으며, 결과값인 100101
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