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ALU, Shifter, 베릴로그 소스, 예비, 결과레포트
☞ Carry Ripple Adder / Carry Lookahead adder
◎ Carry Ripple Adder
> 비트 벡터로 구성된 두 개의 입력을 받을 때, 하위 비트의 덧셈 과정에서 carry가
발생하여 상위 비트의 adder에 carry in으로 들어가는
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RAM에서의loadstore 기능구현, 베릴로그, 쿼터스, 결과소스
ALU의 Datapath 조사
명령어를 저장하고 접근하는데 두 개의 상태소자가 필요하다. 또한
다음 명령어의 주소를 계산하는데 하나의 덧셈기가 필요하다. 상태소자
는 명령어 메모리와
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Control Logic Unit
( Instruction Fetch & Instruction Execution )
Control Login Unit의 Instruction Fetch 단과 Instruction Execution 단을
위 그림과 같은 블록 다이어그램과 같이 구현하였다. 부연 설명을 하자면,
Clock이 두 번 뛸 때마다 Program Counter(PC)가 count되어
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Single Cycle CPU 제작,베릴로그, 소스, 레포트
Single Cycle CPU 제작,베릴로그, 소스, 레포트
정상적으로 모두 작동
결과레포트까지 있습니다.
쿼터스로 돌림. 1. 프로젝트 목적……………………………………………… 1
2, 설계사항의 정의
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ALU( Ripple Carry Adder 이용 ),Wallace( 곱셈기 ),베릴로그,쿼터스, 소스
결과레포트만 있습니다.
베릴로그로 짠 소스있습니다.
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Control Logic Unit, 베릴로그, 결과파일, 소스
결과파일만있고, 소스 모두 있습니다
CPU할때 사용되는 logic 입니다. mkCPU.v
2.07KB
결과.doc…………………………2p
◎ 실험결과
>> Control Logic Unit ( mkCPU.v )
- 결과파형
>> 고찰
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State Transition Diagram of Signal Lamp, 베릴로그, 실험소스
결과레포트와 실험소스만 있습니다. 없음
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case 1인 경우의 것이고 두 번째 waveform과 네 번째 waveform은 case 2인 경우의 것이다. < 제 목 >
< 목 표 >
< 설계조건 >
1. FSM state diagram
2. 엘리베이터 동작 설명
3. verilog 코드 & 주석
4. verilog 설명
5. waveform + 설명
6. 결과 및 토의
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, 진리표구현, 상태도구현
3.베릴로그구현
- module code 구현(모듈코드)
- timing bench 구현(타이밍밴치)
- 각 코드별 주석 설명되어있습니다.
4.타이밍도
- CLK(클럭)값에 의해 값이 바뀌고 타이밍밴치에의해 값이 설정되어 변하는값 확인가능
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1. 개 요 1) 프로젝트 목표 - R-type, LW, SW, BEQ,, J, ANDI, ORI 명령어를 수행 할 수 있는 32bit MIPS 설계 ※ R-type의 경우 add와 sub를 구현
2) Instruction - 구현해야 하는 Instruction은 총 7종류로 구성된다. ① R-type : 000000의 Op Code를 가지며, 최하위 6bit
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