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ALU, Shifter, 베릴로그 소스, 예비, 결과레포트
☞ Carry Ripple Adder / Carry Lookahead adder
◎ Carry Ripple Adder
> 비트 벡터로 구성된 두 개의 입력을 받을 때, 하위 비트의 덧셈 과정에서 carry가
발생하여 상위 비트의 adder에 carry in으로 들어가는
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서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 예비 보고서
목차
1. 실험 목적
2. 관련 이론
1) Arithmetic comparison circuit
2) Half-Adder
3) Full-adder
4) Ripple-carry adder
3. 사용 부품
4. 실험 과정 및 예상 결과
5.
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ALU( Ripple Carry Adder 이용 ),Wallace( 곱셈기 ),베릴로그,쿼터스, 소스
결과레포트만 있습니다.
베릴로그로 짠 소스있습니다.
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Carry 발생 없이(Carry=0) en 개의 숫자가 가산될 경우, 가산 시간은 하나의 전가산기에 Data bit가 입력되어 Sum출력이 생길 때까지 소요되는 전파 시간과 같게 된다.
[그림1] Worst Carry 전파 지연을 보여주는 4-bit 병렬 2진 Ripple-Carry Adder 1. 병렬 2진
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ull_sub s2(a[2], b[2], b1[1], d[2], b1[2]);
full_sub s3(a[3], b[3], b1[2], d[3], b1[3]);
full_sub s4(a[4], b[4], b1[3], d[4], b1[4]);
full_sub s5(a[5], b[5], b1[4], d[5], b1[5]);
full_sub s6(a[6], b[6], b1[5], d[6], b1[6]);
full_sub s7(a[7], b[7], b1[6], d[7], Bo);
endmodule
4. 파형 및 분석
* Rippl
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