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시뮬레이션
콤보
토의
jk플리플롭을 d플리플롭을 이용하여 게이트 레벨에서 만들었는데. 시뮬레이션이 제대로 작동하지 않았다. rest이 한번 들어간 이후부터 제대로 작동했는데 이것을 가지고 리플 카운터를 만들기가 힘들어서 베릴로그로
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●베릴로그(Verilog)
- HDL 정의
- HDL을 이용한 설계
- HDL 시뮬레이션
- HDL과 프로그래밍 언어의 비교
CPLD
- CPLD의 정의
- CPLD CPU 종류
FPGA
- FPGA의 정의
- FPGA의 특징
- FPGA 구조
FPGA와CPLD의 차이
1. 프로그램의 차이
2.
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`timescale 1ns / 1ps
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// Module Name: 32bit MultiCycle MIPS - Top module -
// Project Name: 32bit MultiCycle MIPS
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module
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(전략)
2. 요구된 5개의 블록의 베릴로그 코드
module control_single(opcode, RegDst, Jump, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, ALUOp);
module alu(ctl, op1, op2, zero, result);
(중략)
3. 시뮬레이션 결과
R1 레지스터의 instruction 주소는 00000800. 이 값
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로그램을 통해서 얻게된 값의 차이를 그래프로 그려봄으로써 알 수 있었다. 이러한 차이가 생기는 이유는 최하위 비트가 간혹 한비트식 다른 값을 나타내는 경우가 있었는데 이는 연산과정에서 유효숫자의 처리가 C와 Verilog가 반올림, 버림
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module psdram_async(
//Main Clock
input clk, //50Mhz
//Switch Signal
input [7:0] SlideSwitch,
input [3:0] BtnSwitch,
//7 Segment Signal
output [7:0] Seg,
output reg [3:0] SegControl,
//Psdram Signal
output reg nM
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Verilog (halfadd, fulladd, mux, ALU) 없음
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Verilog를 이용하여 구현해 보는 것이었다. 일단 Cosine의 값을 정규화 시키는 알고리즘 구현을 이해하는 것이 생각보다 쉽지 않았다. 그리고 Main 알고리즘인 IMDCT를 기준으로 Rom과 Ram 그리고 ALU가 서로 상호작용을 하여 입력데이터 값에 대한 출
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디코더와 MUX 베릴로그로 짠 쿼터스 돌린 프로그램
> Decoder ( 디코더 )
- 코드(code) 형식의 2진( 0 or 1 ) 정보를 다른 형식의 단일 신호로 바꾸어 주는 회로.
- 입력으로 들어오는 2진 신호의 조합을 검출하여, 유일한 추력만을 생성하는 회
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verilog 로 짠 AND, NOR, OR, NAND, NOT, XNOR 게이트
모두 Verilog로 짠거구, 알집으로 압축해서 올렸습니다.
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