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state_mc 한명은 LCD를 맡는 등 역할 분배를 충실히 하여 프로젝트 본연의 목적에 맞게 해 낸 것 같다.
한학기동안 배운게 별로 없다고 속으로 불평하고 있었는데 프로젝트를 온전히 끝내고 보니 VHDL의 고수가 되어있는 생각이 들었다. 없음
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수 있었으나 분명 더 복잡한 회로를 다루게 된다면 이번 실험같이 주먹구구식으로 해결하지 않고 더 깔끔하고 교수님께서 원하시는 방향으로 회로를 vhdl로 구현할 수 있어야 한다는 점을 배웠다. 1. 개요
2. 디자인
3. 결론
4. 느낀점
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downto 0);
end if;
end if;
end process;
end Behavioral;
(2)Booth 곱셈기
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_signed.ALL;
entity booth_multiplier is
--승수, 피승수 및 출력의 길이 저장
generic (m_plicand_width : integer :=8;
m_plier_width : integer :=8;
output_width : integer
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"101"이 되고, 이 상태 다음은 "100"이 되고, 다시 "000"이 된다. 이것이 계속 반복 된다.
5. Discuss how you test it.
'RoV-Lab 3000'이라는 Kit를 이용해서 test 했다.
일단 초기화를 시켜서 state를 "000"으로 만든다.
우선 모드를 '1'로 만들어서 'Binary Counter'로 만
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gic;
G, P, Sum : out std_logic);
end component;
component Lookahead_carry_generator
port(G, P : in std_logic_vector (3 downto 0);
Ci : in std_logic;
m : in std_logic;
C : out std_logic_vector (4 downto 1);
PG, GG : out std_logic);
end component;
begin
B_sig(0) <= B(0) Xor m;
B_sig(1) <= B(1) X
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