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논리게이트 회로 구상 및 시뮬레이션을 통한 회로 구성 및 결과값 도출 - AND, OR, NOT 게이트를 이용한 회로 구성
AND, OR, NOT 게이트로 이루어진 회로.
- 시뮬레이션 결과1. Input에 의한 0, 1 대입과 그에 해당하는 Output.2. 시뮬레이션 결과
5. 고찰
위
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많다는 것을 알 수 있었습니다. 하지만 조원들간의 유대감이 좋기 때문에 앞으로 어떠한 실험이 있더라도 잘해 낼 수 있을거라 생각합니다. 물론 훌륭한 조교님도 있으니까요.( 아부성 발언 ㅡㅡ;) 디지털 멀티미터를 사용한 측정실험
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설계실습 3. Switching Mode Power Supply (SMPS)
(1) PWM 제어 회로.
Pulse Width Modulation 이란 위의 그림과 같이 어떤 임의의 아날로그 파형(그림에서는 사인파)을 톱니파형을 통해서 아래의 0과 1로 이루어진 디지털 파형으로 바꾸는 것을 뜻한다.
- 위의
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논리 역을 표시할 때에는 바 기로(-),또는 인용문 기호(‘)로 표시한다. 다음은 NOT 게이트의 기호 및 진리표를 나타낸 그림이다.
⑤ 실험 방법
1> BreadBoard판에 회로를 꾸민다.
2> DC Power supply을 이용하여 전원을 공급한다.(5V)
3> 4개의 버튼
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외관상 보기 좋아 아주 만족스러워하고 있다.
-전원을 손쉽게 입력하고 외관상 보기 좋게 하기 위해 전원입력 부분을 중앙 아래로 끌어와서 납땜해 두었다. 1 제작 계획
2 . 회로도
3 . 역할분담
4 . 진행과정
5 . 완성작
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디지털 회로에서 시간 지연을 감소시키면 데이터 처리속도가 빨라지는 것을 알게 되었다.
이번 실험에 사용된 IC칩이 active low형식이라서 처음에는 형식을 잘못알고 값이 재대로 나오지 않아 회로가 잘못 연결 된 줄 알고 계속 다른 부분을 손
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볼 수 있다.
7. 참고문헌
※ Microelectronic CIRCUITS, 5th, Sedra/Smith, Oxford, chap 2
※ 대학전자회로 실험, 1997년, 청문각, 이승훈외 3명 335~347p 1. 제목
2. 목적
3. 이론
4. 실험 결과 및 분석
5. 검토 및 보고 사항 (디자인 프로젝트)
6. 토의
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설 계 내 용
입 력
- CLK : 클럭입력 (100Hz)
- CLEAR : 클리어입력, 0이 되면
모든 출력이 0으로 리셋
- START_STOP : 시간증가 / 정지모드 입력
0일때 정지모드, 1일때 증가모드
출 력
- SEC_10_D : 초단위 10의
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= A\' + B\' 1.논리 게이트
▲ AND 게이트 (곱)
▲ OR 게이트 (합)
▲ NOT게이트 (부정)
▲ NAND 게이트
▲ NOR 게이트
▲ XOR 게이트와 XNOR 게이트
▲결선형 AND와 OR
2.부울 대우의 기본 정리와 성질
<부울 대수의 기본 관계식>
+표 들어 있음.
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Parity 회로가 실제 사용되는 예
①단일 패리티 검사 (Bit Parity Check)
2진 데이어 워드 하나에 한 비트의 패리티 비트를 추가하는 방법으로 값싸게 오류검사를 할 수 있기 때문에 많이
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