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회로 이용을 선언, decoder의 input x와 output d가 반전된 encoder이므로 d를 input, x를 output으로 선언, en은 그대로 input
port(
EN : in Std_logic;
D : in STD_LOGIC_VECTOR (7 downto 0);
x : out STD_LOGIC_VECTOR (2 downto 0));
end component;
begin
key1 : encoder_be
port map(EN1,D1,x1); -- en이
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회로
process(rst, clk)
--분주회로 변수 선언
variable count_clk : integer range 0 to 4000000;
begin
if (rst = \'0\') then
clk_d <= \'0\';
count_clk :=0;
elsif (clk\'event and clk = \'1\')then
if (count_clk = 4000000) then
--count_clk가 4000000이되면 clk_d는 L에서 H로 H에서 L로 변함.
clk_d <
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회로를 위한 clk_d를 선언한다.
4. Discuss how your circuit does
입력값10100010
circular-Right
logical-Right
arithmetic-right
10100010
01010001
10101000
01010100
10100010
01010001
00101000
00010100
10100010
11010001
11101000
11110100
circular-Left
logical-left
arithmetic-left
10100010
01000101
1000101
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회로인 것을 확인 할 수 있었다.
실험에 대한 고찰
이번 실험은 Logic gate의 멀티플렉서와 디멀티플렉서를 구성할 수 있고, 실험의 결과들로 멀티플렉서와 디멀티플렉서의 원리를 이해하고 동작을 확인해 보는 것이었다. 멀티플렉서는 복수개
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수식을 기입한다. 예를 들면 첫 번째 회로의 U점에는, X점에는 A+B를 기입해야 한다.
그림 2-1
표 2-1
A
B
U
V
X
Y
Z
0
0
0
1
1
0
1
1
그림 2-2
표 2-2
A
B
W
X
Y
0
0
0
1
1
0
1
1
그림 2-3
표 2-3
A
B
U
V
W
X
Y
0
0
0
1
1
0
1
1
그림 2-4
표 2-4
A
B
C
U
V
W
X
Y
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
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디지탈 멀티미터를 이용하였다.
4> 회로의 구성은 Simulation의 회로와 같은 형태로 구현되었다.
실험1) NOT gate 실험
☞ 74LS04를 이용하여 회로를 [그림 1]과 같은 회로를 구성하고 실험하였다.
입력
오실로 스코프
디지탈 멀티미터
HI
LO
0.125 V
LO
HI
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논리식을 구한다고 가정하자.
PI 식별단계는 ① 문제에서 주어진 각 최소항(minterm)의 2진수 값을 차례로 쓰는 것으로부터 시작한다. ② 다음에는 최소항들의 2진수 값을 보고 1의 개수가 같은 것끼리 모아 섹션(section)을 만들고 각 2진수 값 옆
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회로를 완성하게 되어 최적의 Serial Adder를 구현한다. 기본적인 Shift Register와 Full Adder를 최소한의 Gate로 구성한다. 오류 및 입력에 따른 값이 정확히 나오는지 확인한다.
3. 수행 결과
기본적인 Shift Register에 And, Or Gate를 제거하고 Mux를 넣어서
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논리식으로 간소화하여 논리도로 나타내시오.
3. 10진수 0에서 5까지에 대해 익세스-3 코드를 작성하고, 표 12-3R의 결과와 비교를 하시오. 이들이 서로 일치하는가?
4. 그림 12-7과 표 12-3R을 비교하고, 그림 12-7의 회로가 익세스-3 코드를 어떻게
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구성하면 아래와 같다. 입력 4개와 출력 3개로 회로가 매우 복잡하다.
- 인수들은 왼쪽 식과 같은 위치를 가진다. 따라서 이를 참고하여 실험 결과를
추측해 볼 수도 있다.
- 위의 실험에 대한 각각의 출력치를 측정하여 Truth table을 만들면 다음
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