|
15
보고서.hwp……………………………………………14p
|
|
|
|
및 동작설명(동작사진 포함)
(1) 시뮬레이션
(2) 어셈블리 프로그램 구현(핀할당포함)
- LCD를 이용한 OPCODE 시뮬레이션
- 계산기(세그먼트, 도트매트릭스, LCD이용)
4. Instruction.
5. 제어 ASM Chat.
6. 제어 워드 및 설명
#베릴로그 파일
|
|
|
논리프로그래밍 방식에 의한 게이트레벨 논리회로 합성에 관한 연구, 서울대학교
김희석(2000), 이근만 저논리회로 실험(TTL 게이트와 PLD를 이용한), 에드텍
김상진(1990), 디지탈 IC의 활용(게이트에서 마이컴까지), 집문당
문경주(2010), 분산전원
|
|
|
시뮬레이션
콤보
토의
jk플리플롭을 d플리플롭을 이용하여 게이트 레벨에서 만들었는데. 시뮬레이션이 제대로 작동하지 않았다. rest이 한번 들어간 이후부터 제대로 작동했는데 이것을 가지고 리플 카운터를 만들기가 힘들어서 베릴로그로
|
|
|
회로로 구현시에는 그렇지 않다. 트랜지스터의 동작속도가 정확하게 0이 되지 않기 때문인데 보통 전달지연은 수 ns(nano second)에서 수십 ns가 걸리게 되고 천이시간도 수 ns가 걸리게 되는 것을 실험을 통해 알아보고, 이론과 실제 실험을 통해
|
|
|
회로가 잘 작동한 예이다.
(3)R=10㏀, C=1㎌를 사용하여 [그림 2.6]과 같은 필터회로를 구성하라.
->10Hz : 1,6V 측정 -> 100 Hz : 0.32V측정
-> 1000 Hz : 32mV측정 -> 10 kHz : 4mV측정
▶▶▶로그 스케일 값
(4)위 회로를 실험2의 직류전원장치에 존재하는
|
|
|
●베릴로그(Verilog)
- HDL 정의
- HDL을 이용한 설계
- HDL 시뮬레이션
- HDL과 프로그래밍 언어의 비교
CPLD
- CPLD의 정의
- CPLD CPU 종류
FPGA
- FPGA의 정의
- FPGA의 특징
- FPGA 구조
FPGA와CPLD의 차이
1. 프로그램의 차이
2.
|
|
|
실험을 통해 알아보았고, 앞으로 논리회로를 이용한 회로를 구성하는데 필수적인 기본 지식을 다지는 계기가 되었다.
4. 예비레포트의 가상 결선도
그림 1
그림 2
그림 3 ⒜
그림 3 ⒝
그림 4
그림 4⒝
그림 4⒞ 1. 실험 의의
2. 실험 수행 과
|
|
|
실험 2. A/D converter
《 A/D CONVERTER 회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (
|
|
|
실험 결과
실험 전제)
1> 주파수 발생기로 P-P 5V의 톱니 파형을 입력신호로 하였다.
2> HI 입력은 DC로 5V를 입력신호로 하였다.
3> 출력 CHECK는 오실로스코프와 디지탈 멀티미터를 이용하였다.
4> 회로의 구성은 Simulation의 회로와 같은 형
|
|
메뉴펼치기
