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상태 유지
. 인에이블 입력이 1이면 디코더의 입력값에 따라 버퍼 중 하나가 동작
. n비트의 4개의 레지스터에 대한 공통 버스의 구성은
위 그림과 같은 회로가 n개 필요 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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and CMOS Dynamic Characteristics
EXERCISE OBJECTIVE
TTL과 CMOS gate의 transition time과 propagation delay를 결정한다.
DISCUSSION
·transition time은 10%에서 90%까지 움직이기 위한 digital 신호가 요구되는 시 간이다.
·propagation time은 입력이 50%, 출력이 50% 교차되었을 때 사
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.
NOR gate의 출력은 어떤 입력이 high일 때 low이다.
high input은 OR 또는 NOR gate에서 불가능할 것이다.
low input은 OR 또는 NOR gate에서 가능할 것이다.
OR/NOR gate 출력은 서로 보완적이다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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, 그리고 나서 되돌아온다면 negative clock transition과 original logic state사이에서 output은 변하지 않는다.
. PR 또는 CLR input이 logic 0일 때 output은 set 또는 reset 상태에서 유지 된다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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시작된다.
·CPU는 R/W 신호를 사용하는 변환의 방향을 선택한다.
·CPU는 데이터가 안정적으로 될 때까지 기다린다.
·데이터 변환은 CS신호의 falling edge에서 흔히 일어난다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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회로를 결선하라.
2) 표 1의 결과가 나오는지 확인하라.
3) 논리연산회로를 결선하라.
4) 표 2의 결과가 나오는지를 확인하라.
5) ALU회로를 결선하라.
6) 표 3의 결과가 나오는지를 한 기능씩 확인하라. ■ 실험제목 : 산술논리연산장치
■ 관
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실험 목적
2. 관련 이론
가. 논리연산
(1) AND연산
(2) OR연산
(3) NOT연산
나. 논리 게이트
(1). AND 게이트(논리곱)
(2). OR 게이트(논리합)
(3). NOT 게이트(논리 부정)
(4). NAND 게이트
(6). EXCLUSIVE-OR 게이트
자. 드모
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논리회로를 결선하여 A, B 입력에 따라 출력 X, Y를 측정하라.
(e)
(e)
5. 참고자료
① TTL응용 실무 / Don Lancaster / 한국과학원 / 1977. 6. 30 / p.37 ~ p.119
② 디지털공학실험 / 이병기 / 喜重堂 / 1992. 2. 25 / p.29 ~ p.38
③ 디지털 시스템 / 송상훈 외7명 / 인터
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실험회로
5. 참고자료
① TTL응용 실무 / Don Lancaster / 한국과학원 / 1977. 6. 30 / p.37 ~ p.119
② 디지털공학실험 / 이병기 / 喜重堂 / 1992. 2. 25 / p.105 ~ p.114
③ 디지털 시스템 / 송상훈 외7명 / 인터비젼 / 2005. 3. 28 / p.302 ~ p.306 1. 목적
2. 이론
3. 사
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논리(wired Logic)회로이다. 입력변화에 EK른 출력 X와 Y의 값을 측정하라.
그림3-11 개방 컬렉터 TTL NAND 게이트 결선회로
5. 참고자료
① TTL응용 실무 / Don Lancaster / 한국과학원 / 1977. 6. 30 / p.37 ~ p.119
② 디지털공학실험 / 이병기 / 喜重堂 / 1992. 2. 25 /
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