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Multiplexer)
○ 디멀티플렉서
○ 전가산기( Full adder )
○ 전감산기 ( Full subtractor )
● 예비보고서
1. 1. Decoder와 Demultiplexer 회로를 비교, 설명하라.
2. Enable 단자가 있는 2×4 decoder를 1×4 demultiplexer 로 변환하라
● 가상실험
1. <그림 5-2>와 같
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때에만 1이 된다.
(a) 회로도
(b) 블럭도
그림 2-1 반감산기
표 2-2 전감산기 진리표
입력
출력
X
Y
Z
D
B
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
전감산기(全減算器 : Full Subtractor)는
바로 윗 단의 위치에서 빌린 Z를 고려하여
X
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Multiplexer SN74151을 이용하여 전가산기를 설계하라.
A
B
Ci
Subtract(1Y)
Borrow(2Y)
0
0
0
0
0
0
0
1
1
1
1
0
0
1
0
1
0
1
0
0
0
1
0
1
1
0
1
1
0
1
1
1
0
0
0
1
1
1
1
1
2. < 그림 5-6 > 과 같이 동작하는 Demiltiplexer를 설계하라. ● 결과 값
1. 실험 1 의 결과를 기입하라.
2
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감산기에 대한 실험을 통하여 이론으로 알고있던 사실을 증명 할 수 있었고, IC가 4개나 되는 바람에 긴장하고 실험에 임하였지만, 미리 공부를 해온 탔에 쉽게 실험을 마칠 수 있었다.
실험감상
가산기와 감산기 실험을 통하여 이론으로만 학
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가산기와 그의 보수를 이용한 4비트 2진 전감산기
IC 7483은 MSI 4비트 2진 전가산기이다.
다음 회로의 합 또는 차의 출력은 FPGA의 LED로 출력핀을 설정하여 FPGA의 LED로 출력을 확인한다.
그림 8-6의 Select 단자는 add 또는 subtract를 선택하는 단자임에
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