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파수 f : 12.5 kHz
PWM 제어 회로도
Simulation 파형
주파수는 1/f 이고, 스위칭 주파수가 12.5kHz 이므로 출력파형의 주기는 대략 80ms 가 나와야 한다. 회로 simulation 결과 주기가 대략 80ms 임을 관측할 수 있다.
(2) PWM 제어 회로와 Buck Converter 회로를 이용
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n for the Unit Under Test (UUT)
--테스트벤치에서 실험하게 될 구조체 bit4_add_sub을 정의한다.
COMPONENT bit4_add_sub
PORT(
x : IN std_logic_vector(3 downto 0);
y : IN std_logic_vector(3 downto 0);
ci : IN std_logic;
m : IN std_logic;
s : OUT std_logic_vector(3 downto 0);
co : OUT std_logic
);
END CO
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en X\"17\" => lcd_db <=\"00100000\";
when X\"18\" => lcd_db <=\"00100000\";
when X\"19\" => lcd_db <=\"00100000\";
when X\"1A\" => lcd_db <=\"00100000\";
when X\"1B\" => lcd_db <=\"00100000\";
when X\"1C\" => lcd_db <=\"00100000\";
when X\"1D\" => lcd_db <=\
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D 램프를 통해서 눈으로 확인해 볼 수 있었다. 또한 AND 게이트와 OR 게이트의 딜레이 시간을 측정해 보았는데, 이 때 하나의 게이트가 갖는 딜레이 시간이 매우 짧으므로 4개의 게이트를 직렬로 연결해서 나온 딜레이 시간을 다시 4로 나눠주는
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결과는 얻어내지 못하였다. 또한 커패시터와 저항비에 대한 주파수의 변화는 예비레포트와 같이 커패시터 값과 저항비가 증가함에 따라 주파수가 감소하게 되는 결과를 얻어냈지만 이 역시도 다른 조의 결과에 비해 상대적으로 변화의 정도
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1
1
0100
0
0101
0
0110
1
0111
0
1000
0
1001
1
1010
X
1011
X
1100
X
1101
X
1110
X
1111
X
BA
DC
00
01
11
10
00
0
0
1
0
01
0
0
0
1
11
X
X
X
X
10
0
1
X
X
그림 8-6 3으로 나누어 떨어지는 BCD수에 대한 Karnaugh맵
맵으로부터 읽은 최소 SOP : X=AD+ABC+ABC
AD
ABC
ABC
회로도
표 8-5의 실험결과
3 =
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계획서는 잘 작성되었다고 생각하는가? 계획서에서 자신이 설계한 회로, 또는 방법이 틀렸다면 왜 틀렸다고 생각하는가? 무엇을 배웠고 무엇을 느꼈는가?
계획서에는 큰 문제가 없다고 생각한다. Pspice 상에서는 제대로 동작이 되었기 때문이
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음은 \"101\"이 되고, 이 상태 다음은 \"100\"이 되고, 다시 \"000\"이 된다. 이것이 계속 반복 된다.
5. Discuss how you test it.
\'RoV-Lab 3000\'이라는 Kit를 이용해서 test 했다.
일단 초기화를 시켜서 state를 \"000\"으로 만든다.
우선 모드를 \'1\'로 만들어서 \'Bi
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logic;
G, P, Sum : out std_logic);
end component;
component Lookahead_carry_generator
port(G, P : in std_logic_vector (3 downto 0);
Ci : in std_logic;
m : in std_logic;
C : out std_logic_vector (4 downto 1);
PG, GG : out std_logic);
end component;
begin
B_sig(0) <= B(0) Xor m;
B_sig(1) <= B(1)
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다.
평가 및 복습 문제 :
1.
a. 비동기 입력과 동기 입력의 차이점은?
동기입력은 클럭의 에지트리거 에서만 데이터가 입력되어 플립플롭의 상태를 바꿀 수 있고
비동기입력은 클럭에 관계 없이 데이터가 입력이 되어 플립플롭의 상태를 바
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