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회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해 분석해 본 것과 같이 RL값이 더 커지게 되면 컬렉터 저항의 합성저항은 커지게 되므로 전체 전압이득(Av)는 증가하게 된다.
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실험 15장에 대한 복습문제
1. 그림 15-1과 같은 위상분리기 회로에서 두 출력의 전압이득은?
(a) 1보다 현저히 크다 (b) 1과 같다. (c) 1보다 현저히 작다.( 1보다 약간 작다. )
⇒ 위에서의 전압이득은 각각 다음과 같다.
Av(OA)=Vout/Vin=[ic*(RC||RL1)]/[ie*(r\
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은 0V이다. 그리고 게이트-소스간 음전압의 크기는 1.265V인 반면 VGS(off)는 2.1V로 게이트-소스간 음전압의 크기가 VGS(off)에 비해서 작다.
2. 그림 21-1의 자기바이어스 회로에서 IDSS=10mA이고 gm0=5000㎲이면, 소스전류는 대략 얼마인가?
(a) 1mA(b) 2mA(c) 5
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회로에서 동상신호제거비가 100,000:1이고 첨두간 입력전압이 10V일 때, 첨두간 출력전압은 얼마인가?
(a) 0.001V(b) 0.01V
(c) 0.1V (d) 1V
⇒ 동상신호제거비가 100,000:1에서 입력전압이 10V이고 28-1의 동상전압이득은 10000으로 첨두간 출력전압은 1V임을 알
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실험에서 제너 다이의오의 변곡점이 6.2V임을 알 수있었고, 답은 그러므로 약6V의 값이 맞다고 할 수 있겠다.
2. 다이오드 특성곡선의 어느 부분에서 제너다이오드는 개방회로와 같이 되는가?
(a) 다이오드 전압이 제너전압보다 작을 때
(b) 다이
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(d) 30V
⇒ 관측된 파형에서도 볼 수 있듯이 회로에서 ±15V의 전원을 사용하게 되면 최대 가능한 출력전압 스윙은 대략 10.81V인 15V가 됨을 알 수 있다.
2. 그림 27-1의 회로에서 계단입력에 대한 출력전압의 최대시간변화율을 무엇이라고 하는가?
(a
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실험한 것이었다. 첨두간 입력전압(Vpk-pk)을 10Vpk-pk로 하여 1kHz의 주파수로 인가했을 때, 입력파형은 5Vpk값을 가진 정현파를 나타내었다. 우리가 구성한 Clamper회로를 먼저 입력신호의 음의 반주기부터 분석해 보도록 하겠다. 먼저 음의 주기일
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컬렉터-이미터전압에 다 걸리는 것을 알 수 있다. 1. 실험목적
2. 배선(회로)도
3. 실험에 사용한 소요부품 및 장비
4. 데이터표
< 데이터-컬렉터귀환 바이어스 >
Data값에 대한 분석(결론)
Discussion
실험 12장에 대한 복습문제
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실험 16장에 대한 복습문제
1. 그림 16-1의 회로에서 공통베이스 증폭기의 전압이득은 대략 얼마인가?
(a) 1 (b) 17 (c) 34 (d) 50
⇒ 이 공통 베이스 증폭기에서의 전압이득(Av)는 다음과 같다.
Av=Vout/Vin=[ic×(RC||RL)]/[ie×r\'e]=(RC||RL)/r\'e=(1kΩ||1kΩ)/30.12Ω=16.6
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되는 것이다. 트랜지스터 접합을 시험하는 법
1. 실험목적
2. 배선(회로)도
3. 실험에 사용한 소요부품 및 장비
4. 실험과정
5. 데이터표
Data값에 대한 분석(결론)
Discussion
실험 8장에 대한 복습문제
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