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회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해 분석해 본 것과 같이 RL값이 더 커지게 되면 컬렉터 저항의 합성저항은 커지게 되므로 전체 전압이득(Av)는 증가하게 된다.
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이미터 접합을 순방향 바이어스해주는 보상다이오드를 붙여 줌으로써
(b) 직류공급전압을 증가시킴으로써
(c) 위의 둘 모두를 해줌으로써
⇒ 이와 같은 Crossover Distorsion(교차 일그러짐)의 제거 방법은 AB급 증폭기의 두 개의 다이오드의 사용과
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증폭기에서 부하가 500Ω일 때 출력신호의 클리핑이 일어나지 않으면서 얻을 수 있는 출력전압은 첨두간 값으로 얼마인가?
(a) 5V (b) 7.5V (c) 10V (d) 15V
⇒ 만약 RL=500Ω이라면, rc=RC||RL=1kΩ||500Ω=333.33Ω이 되고,
IC(sat)=ICQ+VCEQ/rc=7.314mA+3.59V/333.33Ω=7.314mA
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전자회로실험 P.85~93
데이터 시트 검색엔진 https://www.alldatasheet.co.kr/ 1. 실험 목표
2. 관련이론
2-1 기초 이론
2-2 소개
2-3 소자(부품) 소개
3. PSpice 시뮬레이션
3-1 시뮬레이션 준비물
3-2 시뮬레이션 과정
3-3 시뮬레이션 결과
4. 실험
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