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동작 확인
그림 2. Board 동작. 입력:0001_1111 그림 2. Board 동작. 입력:0000_0001
그림 2. Board 동작. 입력:0000_0011
입 력
출 력
A
B
C
F
0
0
0
Y0
0
0
1
Y1
0
1
1
Y3 1. 3:8 Decoder Verilog code 설계 및 구현
2. Testbench 설계
3. Simulation 결과
4. Genesys board 동작 확인
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decoder 출력을 4개의 7-segment 에 ¼씩 시분할로 할당.
작업 순서
소스 코드 파악 및 예상 출력치 확인
주어진 스펙에 따른 알고리즘 구성
Verilog를 이용한 회로 구성하기
Pin 할당 하기
구현(Implement)하기
트레이닝 키트(COMBO-II) 동작시켜 보기
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Code / 주석
2) RTL Map
3) Synthesis Report
4) Test Bench Code
5) Simulation Result
6) DISCUSSION
2. HOMEWORK2. BINARY TO BCD CONVERTER
1) Verilog Code / 주석
2) RTL Map
3) Synthesis Report
4) Test Bench Code
5) Simulation Result
6) DISCUSSION
3. HOMEWORK3. BINARY TO 7SEGM
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code[3:0]의 각 경우를 16to1MUX를 이용하여 연결하고, 이를 다시 상위 4bit인 opcode[7:4]의 각 경우로 나누어 16to1MUX를 이용하여 연결하면 최종 output이 출력된다.
실험을 대비하여 모듈을 코딩해보았다. ① Instruction Decoder 정의
② Instruction Decoder
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code[7]
opcode[6:5]
opcode[4]
opcode[3:0]
instruction
0
10
0
14,15
pc_poff
1
0,1,2,3,10,14
pc_poff
11,12,13
pc_s
15
nop
1
0
14,15
pc_poff
1
0,1,2,3,10,14
pc_poff
11
pc_off
opcode를 4부분으로 나누어 정리하였고, 하위 4bit는 편의를 위해 decimal로 나타내었다.
이 decoder에서 고려되어야
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Verilog Code를 이용하여 설계하였고 설계과정 중에서 오류도 많이 발생했고 여러 번의 수정을 거쳐 완성하게 되었다. MP3의 전체 알고리즘을 구현한 것은 아니지만 어느 한 부분을 설계해 봄으로써 MP3 전체의 구조를 공부하게 되었고 IMDCT라는 구
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Level, Layout Level의 과정을 거쳐 하나의 SOC를 제작하는 것이 주 내용이 될 것이다. sep.1weeks C를 통한 알고리즘 구현
spp.4weeks Verilog HDL을통한 RTL LEVEL 구현
oct.1weeks Design Compiler를 통한 Gate LEVEL 구현 및 SOC chip design
nov.3weeks Backend 설계, 평가
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, 진리표구현, 상태도구현
3.베릴로그구현
- module code 구현(모듈코드)
- timing bench 구현(타이밍밴치)
- 각 코드별 주석 설명되어있습니다.
4.타이밍도
- CLK(클럭)값에 의해 값이 바뀌고 타이밍밴치에의해 값이 설정되어 변하는값 확인가능
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Matlab Full Code
13. FIR Filter 의 주파수 특성
14. Matlab Simulation Result
15. Hardware Reduction
16. Delay Design with Verilog
17. Adder Design with Verilog
18. Coefficient Multiplier Design with Verilog
19. Verilog Full Code
20. Testbench Full Code
21. Simulation Result(1)
22. Simulatio
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Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
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