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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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verilog simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<임펄스 입력>
<Rectangular 파형 출력>
합성 결과
<전체 블록도>
앞의 16 R2SDF 모듈 중심으로 설명
<16 - R2SDF>
나머지 R2SDF 모듈도 동일 구조로 구성되어 있다.
<T
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E. 스트링은 겹따음표(\")로 둘러싸며 한 라인을 넘을 수 없다.
-> 줄바꿈 \\n, \\t, \\n,\\\\,\\, %% 등을 사용할 수 있다.
F. 시스템 기능 연산자를 사용할 수 있다.
ex) $ 시스템 기능, $stop
G. 시간 지연 연산자를 사용할 수 있다.
ex) # 값
H. 컴파일러
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로그램이 최적화된 설계인지는 잘 모르겠지만 앞서 언급했던 cnt overflow 현상만 보정해주면 정확한 설계라고 보여진다. - Specification of STLC
- I/O signal description
- Block diagram of system
- State diagram
- Verilog HDL source code
- Test plan & Result
- Simulation
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[고려대학교 디지털시스템실험] - 모든 주차 A+ 결과보고서 총집합
목차
1. Verilog, Quartus 툴 사용방법
2. 기본적인 Combinational Circuit(Decoder, Binary to BCD Convertor) 설계
3. 기본적인 Arithmetic Circuit 설계(Add, Subtractor, Multiplier)
4. Latch & Flip-Flop
5.
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디코더
D1, D2, D3, D4에 따라 다시 게임 하는 사람에게 돌아오는 진동의 종류 Y1, Y0 인코더
보고서를 쓰면서 한주간 계속 생각해 보았는데 솔직히 잘 모르겠습니다. 이 회로가 어디에 응용되어 쓰이는지 교수님께서 다음 수업시간에 말씀해 주셨
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코드는 일반적으로 하드웨어 설명 언어인 VHDL이나 Verilog와 같은 언어로 작성된다. 이 언어들은 디지털 회로를 설계하고, 테스트하고, 시뮬레이션하기 위한 강력한 도구로 자리잡고 있다. 모듈 코드를 통해 각 기능이 어떻 1.Module code
2.Test
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Verilog HDL before starting the hardwired circuit implementaiton. The BCD to seven-segment display decoder is not allowed to use for this project.
* 2-bit 곱셈기 회로 동작모습 2-bit by 2-bit multiplier
1. Truth Table (2-bit by 2-bit signed number multiplier)
2.K-map(부호, outputs)
3. seven-
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연세대학교 기초디지털실험 3주차 결과레포트 (combinational logic)
목차
Ⅰ. Objective
Ⅱ. Code with comment
1. code for DEMUX_LED waveform simulation and FPGA
2. code for decoder_RGB waveform simulation and FPGA
Ⅲ. Waveform simulation result with analysis
1. DEMUX_LED
2. Decod
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시립대 전전설2 Velilog 결과리포트 5주차
목차
1.실험 목적
2.배경 이론
1)3x8 decoder
2) 21 MUX
3) 41 MUX
4) BCD Code (8421 코드)
5) Excess-3 Code ( 3초과코드 )
3.실험 장비
1) 장비
4.시뮬레이션 결과와 실험 결과의 비교
1)38Decoder
2)41Mux
3
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