|
HDL coding Level, RTL Level, Layout Level의 과정을 거쳐 하나의 SOC를 제작하는 것이 주 내용이 될 것이다. sep.1weeks C를 통한 알고리즘 구현
spp.4weeks Verilog HDL을통한 RTL LEVEL 구현
oct.1weeks Design Compiler를 통한 Gate LEVEL 구현 및 SOC chip design
nov.3weeks Ba
|
|
|
Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)
목차
1) Introduction
2) Processor block diagram
3) Verification of instructions
4) Verification of the task
5) Synthesis
6) Summary
7) Code
1) Introduction
Mu0 프로세서는 컴퓨터 아키
|
|
|
HDL) -BCD counter, HEELO shifter
목차
1.관련이론
2.실험
2.1 Part Ⅳ BCD 카운터 설계
2.2 Part Ⅴ HELLO Shifter 설계
1.관련이론
디지털 논리 회로에서 BCD 카운터는 0부터 9까지의 수를 이진수 형태로 표현하여 카운트하는 회로로, Binary Coded
|
|
|
디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
|
|
|
HDL simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<NC-verilog simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<임펄스 입력>
<Rectangular 파형 출력>
합성 결과
<전체 블록도>
앞의 16 R2SDF 모듈 중심으로
|
|
 |
코드의 한 종류인 해밍코드를 Verilog-HDL을 이용하여 설계해보고 성능을 분석해 보았다. Hamming code를 설계하기까지 많은 시행착오가 있었다. 알고리듬의 이해, Simulink 툴 사용의 미숙으로 인한 시행착오 등 이런 문제들을 해결하기 위해 인터넷
|
|
 |
심분야 [200자]
정보과학을 전공하며 임베디드 소프트웨어 전반에 걸친 지식을 쌓을 수 있었습니다. 무선통신센서네트워크를 통한 센서 및 모터 제어기술, Verilog HDL을 이용한 반도체 설계에 관심을 두고 공부하며 SW개발자로서의 역량을 기를
|
|
 |
. FA팀에서 현장교육을 받으면서 MPEG 표준을 이용한 동화상 처리 기술과 이미지 센서의 기본적인 특성과 설계 방법에 대해 배울 수 있었습니다. 또한 JPEG 알고리즘을 Verilog HDL로 구현함으로써 하드웨어적인 감각도 키울 수 있었습니다.
|
|
|
Verilog 및 SystemVerilog와 같은 하드웨어 기술 언어(HDL)에 대한 이해를 깊이 할 수 있었고, 이를 활용하여 FPGA 기반의 시스템을 설계 및 구현하는 과정에서 실질적인 경험을 쌓았습니다. 특히, 프로젝트에서는 기능 검증을 위한 테스트 벤치를 구성
|
|
 |
code로 작성하였습니다. Decoder를 통과한 instruction과 counter로 제어되는 사이클 "T1~T6"내에서 동작하도록 설계하였습니다. 동작여부를 확인하기 위해 C언어로 작성한 성적합산 프로그램을 어셈블리어로 변경하고, 다시 기계어로 번역하였습니다.
|
|
 |
HDL을 조원은 F/W를 수정했습니다. 설계 SPEC은 사칙연산이었지만 나누기를 완성한 조도 없었습니다. 그렇기에 사칙 연산은 물론 제곱, 루트, 로그까지 완성한 저희 조는 독보적일 수 있었습니다.
● 장래계획
[Stay hungry, Stay foolish]
항상 배고프고
|
|
메뉴펼치기
