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4to1 MUX로 입력시켜, flags를
select bit으로 한 결과값을 g[3]으로 출력한다. 이 g[3]과 enable값을 AND 게이트를 통과시키면 최종 출력값이 나오게 된다.
설계된 모듈은 다음을 만족해야 한다. (아래는 Karnaugh map의 형태가 아니다)
op
flags
0
1
2
3
4
5
6
7
0
0
0
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4 to 1 MUX의 SELECTOR
DIP_D[11:0] : 4 to 1 MUX의 입력값
SEG_DATA : 7-SEGMENT에 출력값을 인가
SEG_COM : 한 SET의 신호를 8개의 7-SEGMENT 중 출력될 7-SEGMENT에 할당
module part5(DIP_D,SEG_DATA,SEG_COM,CLK,RESETn); 설계목표 1-3
회로도 및 알고리즘 1-2
verilog code and a
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4-8.
module aa(S, D, y);
input [1:0] S;
input [3:0] D;
output y;
reg Y;
alwas @(s or D)
begin
case(S)
2'b00 : Y <=D[0];
2'b01 : Y <=D[1];
2'b10 : Y <=D[2];
2'b11 : Y <=D[3];
endcase;
end
endmodule [M.Morris MANO] 디지털 논리와 컴퓨터 설계 6장 연습문제
Logic and computer design fund
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4개 pin과 3개의 register
● Discussion : A와 B값의 크기에 따라 어떻게 뺄셈을 할 것인지 정해주는 if-else을 사용하여 계산한다.
partⅨ N-bit Binary to 2-Digit Decimal Converter (4<N<9)
● Verilog Code : if(DIP_D >= 100)begin
M = 100;
S = 0; end
● Test result : 입력 값
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4 UART 구현
2.4.1 FPGA UART 구현
2.4.1.1 UART 송신부
2.4.1.2 UART 수신부
2.4.2 PC 파트 OFDM Client 구현
2.4.2.1 MFC 소개
2.4.2.2 MFC를 이용한 시리얼통신
2.4.2.3 OFDM Client 구현
3. 결과
3.1 OFDM 블록의 MATLAB 시뮬레이션
3.2 OFDM MODEM의 HDL 시뮬레이션 및 합성
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4
#defineCF_ACK0x5
#defineCF_Poll0x6
#defineCF_ACK_CF_Poll0x7
#endif //__TYPES_H__ 1. 연구진행내용
1) 연구에 관한 관련 지식
① 네트워크 프로세서의 도래
② 일반적인 Network Processor의 구조
③ 상용 Network Processor의 소개 - Intel IXP1200
④ Verilog HDL
2) 지금까
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가이드”, 한빛미디어 2002.
[network processors] "will soon reside in every piece of networking or communications equipment", Process Lab., Dept. of Electrical and Electronic Eng. Yonsei University, 2001. 6. 1. 주제성격
2. 연구제목
3. 연구동기
4. 연구내용
5. 참고문헌
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