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Decoder를 직접 코드화 해보고 Simulation 해서 그 결과 값(그래프를 통해)을 직접 확인해 보는 실험이었다. 그렇게 어렵지 않으면서도 디코더의 동작을 쉽게 이해할 수 있게 해주는 좋은 실험이었던 것 같다. 3개의 입력이 들어갔을 때 8개의 출력
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Decoder는 74ls138을 사용하였다. A,B,C 3개의 Input을 통해 Y0N, Y1N, Y2N, Y3N, Y4N, Y5N, Y6N, Y7N까지 8개의 Output을 가지고 있으며 G1은 ‘1’, G2AN과 G2BN Input은 항상 ‘0’을 넣어주어야 한다.
0부터 9까지 2진수를 3비트로 표현하여 Input값을 주어 실험을 하였
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Codeword : \");// Endcoder에서 생성된 codeword출력
for(i=k;i<k+m;i++)
b[i]=a[i];
for(i=0;i<k+m;i++)
{
printf(\"%d\",b[i]);
}
printf(\"\\n\\n<CRC Decoder>\\n\");// CRC Decoder 시작
printf(\"에러가 발생했는가?(1.Yes/2.No)\");
// 에러 발생 유무에 따른 Docoding전개
int error;
scanf(
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코드화된 데이터를 해독하여 그에 대응되는 아날로그 신호로 바꿔주는 컴퓨터 회로이다. 아날로그 데이터를 계산이 가능한 부호, 곧 각 시스템 내에서 사용하는 디지털 코드로 변환시켜 주는 인코더(encoder)의 상대용어로, 흔히 디코더(decoder)
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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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verilog simulation 파형 (동일하게 나왔음.)>
입력 00010001(real 1, image 0)
<임펄스 입력>
<Rectangular 파형 출력>
합성 결과
<전체 블록도>
앞의 16 R2SDF 모듈 중심으로 설명
<16 - R2SDF>
나머지 R2SDF 모듈도 동일 구조로 구성되어 있다.
<T
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다.
E. 스트링은 겹따음표(\")로 둘러싸며 한 라인을 넘을 수 없다.
-> 줄바꿈 \\n, \\t, \\n,\\\\,\\, %% 등을 사용할 수 있다.
F. 시스템 기능 연산자를 사용할 수 있다.
ex) $ 시스템 기능, $stop
G. 시간 지연 연산자를 사용할 수 있다.
ex) # 값
H. 컴파
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로그램이 최적화된 설계인지는 잘 모르겠지만 앞서 언급했던 cnt overflow 현상만 보정해주면 정확한 설계라고 보여진다. - Specification of STLC
- I/O signal description
- Block diagram of system
- State diagram
- Verilog HDL source code
- Test plan & Result
- Simulation
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디코더
D1, D2, D3, D4에 따라 다시 게임 하는 사람에게 돌아오는 진동의 종류 Y1, Y0 인코더
보고서를 쓰면서 한주간 계속 생각해 보았는데 솔직히 잘 모르겠습니다. 이 회로가 어디에 응용되어 쓰이는지 교수님께서 다음 수업시간에 말씀해 주셨
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Verilog HDL before starting the hardwired circuit implementaiton. The BCD to seven-segment display decoder is not allowed to use for this project.
* 2-bit 곱셈기 회로 동작모습 2-bit by 2-bit multiplier
1. Truth Table (2-bit by 2-bit signed number multiplier)
2.K-map(부호, outputs)
3. seven-
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